コンピュータ工学Ⅰ

(1)

コンピュータ工学Ⅰ

(2)

コンピュータの基本構成とＣＰＵ

✤内容

➊

ＣＰＵの構成要素

➋

命令サイクル

➌

アセンブリ言語

➍

アドレッシング方式

➎

ＣＰＵの高速化

➏

ＣＰＵの性能評価

(3)

コンピュータの構成装置

✤ 中央処理装置（ＣＰＵ）

主記憶装置から命令を読み込み、実行を行う。

✤ 主記憶装置

ＣＰＵで実行するプログラム（命令の集合）やデータを記憶する。

✤ 補助記憶装置

✤ 入力装置

✤ 出力装置

(4)

プログラムの実行

プログラムＡプログラムＢプログラムＣデータＡデータＢ補助記憶装置（ハードディスク等）主記憶装置（メインメモリ）ＣＰＵプログラムＣデータＡ命令データ命令を1個ずつ順番に読み出す

(5)

バス方式

バス

コンピュータ内の各装置がデータ通信に用い

る共通の通信経路

ＣＰＵ補助記憶装置主記憶装置

バス

(6)

バスによる装置間の通信

ＣＰＵ主記憶装置補助記憶装置出力装置

バス

入力装置２つの装置間で通信を行っているときは、他の装置は通信できない。

(7)

バスによる装置間の通信

ＣＰＵ出力装置入力装置補助記憶装置主記憶装置

バス

２つの装置間で通信を行っているときは、他の装置は通信できない。

(8)

バスによる装置間の通信

出力装置入力装置補助記憶装置主記憶装置

バス

ＣＰＵ２つの装置間で通信を行っているときは、他の装置は通信できない。

(9)

バスによる装置間の通信

バス

(10)

バスによる装置間の通信

バス

(11)

バスの種類

✤データバス

データ

を送る。

✤アドレスバス

主記憶装置の

アドレス（番地）

を送る。

✤コントロールバス

データの

読み書きの制御信号

を送る。

重要

!

(12)

主記憶装置

2E 93 00 3C 56 2A １００１０１１０２１０３１０４１０５

記憶場所

主記憶装置内のデータを読み書きするときは、対象のデータのアドレスを指定する必要がある。アドレス（番地）数値化された命令やデータを記憶

(13)

機械語とアセンブリ言語

ＣＰＵの機能命令番号

命令語

データ転送１０ＬＤ加算２４ＡＤＤＡ減算２５ＳＵＢＡ論理積３４ＡＮＤ論理和３５ＯＲ

機械語アセンブリ言語

ＣＰＵの機能１つ１つに命令番号が与えられている。

(14)

ＣＰＵの構成要素

✤レジスタ

重要

!

略称名称ＭＤＲ記憶データ用レジスタＭＡＲ記憶番地指定用レジスタＰＣプログラムカウンタＩＲ命令レジスタＧＲ０～ＧＲ７汎用レジスタＦＲフラグレジスタ

(15)

ＣＰＵの構成要素

✤その他装置

重要

!

略称・名称働きＡＬＵ算術演算や論理演算を行う命令デコーダ命令番号を解読し、各装置を制御するコントロールユニットコントロールバスに制御信号を送る

(16)

命令デコーダとＡＬＵ

レジスタ１レジスタ２命令レジスタ加算減算ＡＮＤＯＲ命令デコーダＡＬＵＡＮＤＡＮＤＡＮＤＡＮＤＯＲ

(17)

減算を行う場合

レジスタ１レジスタ２命令レジスタ加算減算ＡＮＤＯＲ減算０１００ＡＮＤＡＮＤＡＮＤＡＮＤＯＲ０００

(18)

命令サイクル

１つの命令を実行する手順

➊

命令読み出し

（ｆｅｔｃｈ）

➋

命令解読

（ｄｅｃｏｄｅ）

➌

命令実行

（ｅｘｅｃｕｔｅ）

➍

結果書き込み

（ｗｒｉｔｅｂａｃｋ）

重要

!

(19)

命令読み出し

データバス主記憶装置アドレスバスＧＲ０ＧＲ１ＩＲＭＤＲＲｅａｄＰＣＭＡＲコントロールバス命令

重要

!

(20)

命令読み出し

主記憶装置アドレスバスＧＲ０ＧＲ１ＩＲＭＤＲＲｅａｄＰＣＭＡＲコントロールバスデータバスＰＣの値を１増やす

重要

!

命令

(21)

命令解読

アドレスバスデータバスコントロールバスＧＲ０ＰＣＭＡＲＧＲ１ＩＲＭＤＲ

命令

デコーダ

ＧＲ１←ＧＲ１＋ＧＲ０

重要

!

(22)

命令実行

重要

!

ＡＬＵ

(23)

結果書き込み

重要

!

ＡＬＵ

(24)

主記憶装置への書き込み

主記憶装置コントロールバスデータアドレスバスＧＲ０ＰＣＭＡＲＧＲ１ＭＤＲＷｒｉｔｅデータバス１００番地にＧＲ１の値を書き込む

重要

!

１００ＩＲ

(25)

アセンブリ言語

ＣＡＳＬⅡを取り扱う。

✤データ転送命令

✤算術演算命令（加算、減算）

✤分岐命令

✤算術比較命令

(26)

命令の記述

機械語アセンブリ言語

１０１２００８０

₍₁₆₎

ＬＤＧＲ１，８０，ＧＲ２

オペコード

命令の種類

命令の対象

（レジスタ，アドレス）

オペランド

重要

!

(27)

ＬＤ（Ｌｏａｄ）

レジスタ、または、主記憶装置内の値を、

指定したレジスタに読み込む。

ＬＤｒ１，ｒ２

レジスタ

ｒ１

に、レジスタ

ｒ２

の値を読み込む

ＬＤｒ１，ａｄｒ

レジスタ

ｒ１

に、

ａｄｒ番地の値

を読み込む

重要

!

(28)

ＳＴ（Ｓｔｏｒｅ）

レジスタの値を、主記憶装置内の指定し

たアドレスに書き込む。

ＳＴｒ１，ａｄｒ

レジスタ

ｒ１

の値を、

ａｄｒ番地

に書き込む

重要

!

(29)

ＬＡＤ（ＬｏａｄＡｄｄｒｅｓｓ）

レジスタに定数（アドレス値）を書き込む。

ＬＡＤｒ１，ａｄｒ

レジスタ

ｒ１

の値を、

ａｄｒ

にする

(30)

ＣＰＵの概略図

ＧＲ０ＡＬＵＩＲ命令デコーダ制御信号ＧＲ１ＧＲ２ＧＲ７ＭＡＲＭＤＲアドレスバスデータバス主記憶装置

(31)

ＧＲ１

ＬＤＧＲ０，ＧＲ２

ＧＲ０ＡＬＵＩＲ命令デコーダＧＲ７ＭＡＲＭＤＲアドレスバスデータバス主記憶装置１４０２ＧＲ２制御信号

(32)

ＧＲ１

ＬＤＧＲ７，５０

ＧＲ０ＡＬＵＩＲ命令デコーダＧＲ２ＧＲ７ＭＡＲアドレスバスデータバス主記憶装置１０７０５０ＭＤＲ制御信号５０番地

(33)

ＧＲ１

ＳＴＧＲ０，５０

ＧＲ０ＡＬＵＩＲ命令デコーダＧＲ２ＧＲ７ＭＡＲアドレスバスデータバス主記憶装置１１００５０ＭＤＲ制御信号５０番地

(34)

ＧＲ１

ＬＡＤＧＲ１，５０

ＧＲ０ＡＬＵＩＲ命令デコーダＧＲ２ＧＲ７ＭＡＲアドレスバスデータバス主記憶装置１２１０５０ＭＤＲ制御信号

(35)

ＡＤＤＡ（ＡｄｄＡｒｉｔｈｍｅｔｉｃ）

２つの値の加算結果をレジスタに書き込

む。

ＡＤＤＡｒ１，ｒ２

レジスタ

ｒ１

と

ｒ２

の加算結果を

ｒ１

へ書き込む

ＡＤＤＡｒ１，ａｄｒ

レジスタ

ｒ１

と

ａｄｒ番地の値

の加算結果を

ｒ１

へ書き込む

重要

!

(36)

ＳＵＢＡ

（ＳｕｂｔｒａｃｔＡｒｉｔｈｍｅｔｉｃ）

２つの値の減算結果をレジスタに書き込

む。

ＳＵＢＡｒ１，ｒ２

レジスタ

ｒ１

と

ｒ２

の減算結果を

ｒ１

へ書き込む

ＳＵＢＡｒ１，ａｄｒ

レジスタ

ｒ１

と

ａｄｒ番地の値

の減算結果を

ｒ１

へ書き込む

重要

!

(37)

ＡＤＤＡＧＲ１，６０

ＧＲ０ＡＬＵＩＲ命令デコーダ制御信号ＧＲ２ＧＲ７ＭＡＲアドレスバスデータバス主記憶装置２０１０６０ＭＤＲＧＲ１６０番地加算

(38)

ＧＲ１

ＡＤＤＡＧＲ０，ＧＲ２

ＧＲ０ＡＬＵＩＲ命令デコーダ制御信号ＧＲ２ＧＲ７ＭＡＲアドレスバスデータバス主記憶装置２４０２ＭＤＲ

(39)

ＧＲ１

ＡＤＤＡＧＲ０，ＧＲ２

ＧＲ０ＡＬＵＩＲ命令デコーダ制御信号ＧＲ２ＧＲ７ＭＡＲアドレスバスデータバス主記憶装置２４０２ＭＤＲ加算

(40)

実効アドレスと指標レジスタ

ＬＤｒ１，ａｄｒ

レジスタ

ｒ１

に、

ａｄｒ番地の値

を読み込む

ＬＤｒ１，ａｄｒ，ｘ

レジスタ

ｒ１

に、

（ａｄｒ＋レジスタｘ）番地の値

を読み込む

重要

!

_{指標レジスタ}

実効アドレス

処理対象のアドレス

実効アドレス

汎用レジスタの中の１つ

(41)

ＬＤＧＲ０，９０，ＧＲ２

ＧＲ０ＡＬＵＩＲ命令デコーダ制御信号ＧＲ１ＧＲ２ＧＲ７ＭＡＲＭＤＲアドレスバスデータバス主記憶装置１００２９０ＧＲ０加算９５番地５指標レジスタ

(42)

指標レジスタを用いた命令記述

ＬＤｒ１，ａｄｒ，ｘ

レジスタｒ１に、（ａｄｒ＋レジスタｘ）番地の値を読み込む

ＳＴｒ１，ａｄｒ，ｘ

レジスタｒ１の値を、（ａｄｒ＋レジスタｘ）番地に書き込む

ＬＡＤｒ１，ａｄｒ，ｘ

レジスタｒ１の値を、（ａｄｒ＋レジスタｘ）にする

重要

!

(43)

アドレス指定方式

✤直接アドレス指定

✤間接アドレス指定

✤相対アドレス指定

✤指標アドレス指定

✤即値アドレス指定

(44)

直接アドレス指定

オペランドのアドレス部の値を実効アドレスと

する方式

１０１１０２データ１０３１０４１０５１０６主記憶装置命令オペランド１０２例ＬＤＧＲ０，１０２ＳＴＧＲ１，１０２ＡＤＤＡＧＲ２，１０２実効アドレス

(45)

間接アドレス指定

オペランドのアドレス部に、実効アドレスを格

納しているアドレスを格納する方式

１０１１０２２００１０３２００データ２０１主記憶装置命令オペランド１０２実効アドレス

(46)

相対アドレス指定

オペランドのアドレス部の値に、ＰＣの値を加

算したものを実効アドレスとする方式

２０１２０２２０３２０４データ２０５２０６主記憶装置命令オペランド１０４ＰＣ１００実効アドレス

(47)

指標アドレス指定

オペランドのアドレス部の値に、指標レジスタ

の値を加算したものを実効アドレスとする方式

１０１１０２１０３１０４データ１０５１０６主記憶装置命令オペランド４指標レジスタ１００実効アドレス例ＬＤＧＲ０，１００，ＧＲ１

(48)

即値アドレス指定

オペランドのアドレス部にデータそのものを格

納する方式

１０１１０２１０３１０４１０５１０６主記憶装置命令オペランドデータ例ＬＡＤＧＲ１，３０

データ＝実効アドレス

(49)

スタック

データを一時的に蓄えておくための主記憶

装置上の記憶場所

後入れ先出し方式（ＬＩＦＯ）

データデータデータ

Ｐｕｓｈ

データを入れる

Ｐｏｐ

データを取り出す

(50)

ＰＵＳＨ／ＰＯＰ

ＰＵＳＨａｄｒ

ａｄｒをスタックへ入れる

ＰＵＳＨａｄｒ，ｘ

（ａｄｒ＋レジスタｘ）をスタックへ入れる

ＰＯＰｒ１

スタックから取り出した値をレジスタｒ１へ書き込む

(51)

キュー

データを一時的に蓄えておく方式の一つ。

先入れ先出し方式（ＦＩＦＯ）。待ち行列。

データデータデータ

Ｅｎｑｕｅｕｅ

データを入れる

Ｄｅｑｕｅｕｅ

データを取り出す

(52)

逐次実行と分岐

命令命令命令命令命令命令命令命令命令命令分岐命令分岐命令逐次実行ジャンプ繰り返し

(53)

分岐命令の種類

✤無条件分岐

✤条件分岐

✤ 負分岐

✤ 正分岐

✤ 零分岐

✤ 非零分岐

(54)

無条件分岐

プログラムの実行位置を移動する。

ＪＵＭＰａｄｒ

次の実行を、

ａｄｒ番地

の命令へ移動する。

ＰＣ（プログラムカウンタ）の値を

ａｄｒ

にする。

重要

!

(55)

フラグレジスタ（ＦＲ）

演算の結果やデータ転送の値の状態を示す

レジスタ。３つのフラグ（各１ｂｉｔ）から成る。

ＯＦＳＦＺＦ

重要

!

オーバーフローフラグ

サインフラグ

ゼロフラグ

(56)

フラグ

✤ オーバーフローフラグ（ＯＦ）

有効ｂｉｔを越えたとき _{→ １} 有効ｂｉｔを越えないとき → ０

✤ サインフラグ（ＳＦ）

負のとき _{→ １} ０または正のとき → ０

✤ ゼロフラグ（ＺＦ）

０のとき _{→ １} ０以外のとき → ０

重要

!

値が値が値が

(57)

フラグの値

値

正の数

０ 負の数

サインフラグ

（ＳＦ）

０

１ ゼロフラグ

（ＺＦ）

０

１

０

(58)

算術比較命令

２つの値の減算結果からＦＲを設定する。

減算結果の値は残さない。

ＣＰＡｒ１，ｒ２

ｒ１

－

ｒ２

の実行結果からＦＲを設定する。

ＣＰＡｒ１，ａｄｒ

ｒ１

－

ａｄｒ番地の値

の実行結果からＦＲを設

定する。

重要

!

(59)

条件分岐命令

ＦＲの値によって、分岐するか、しないか

を決定する。

条件分岐命令命令ＦＲ

設定

命令

参照

分岐しない

分岐する

(60)

条件分岐命令

ＪＭＩａｄｒ

負分岐

負（ＳＦ＝１）のとき

ａｄｒ番地

へ移動

ＪＰＬａｄｒ

正分岐

正（ＳＦ＝０，ＺＦ＝０）のとき

ａｄｒ番地

へ移動

ＪＺＥａｄｒ

零分岐

０（ＺＦ＝１）のとき

ａｄｒ番地

へ移動

ＪＮＺａｄｒ

非零分岐

０でない（ＺＦ＝０）のとき

ａｄｒ番地

へ移動

重要

!

(61)

条件分岐の実現

×

○

ＧＲ０≧ＧＲ１

○ _×

ＧＲ０－ＧＲ１＜０

○ ×

ＣＰＡＧＲ０，ＧＲ１

Ｘ

ＪＭＩ

Ｘ

(62)

条件分岐の使用

ｉｆ文型ｄｏ-ｗｈｉｌｅ文型

条件分岐

(63)

条件分岐と無条件分岐の使用

ｉｆ-ｅｌｓｅ文型条件分岐ＡＢ無条件分岐ｗｈｉｌｅ文型条件分岐無条件分岐

(64)

課題３

✤ 配付プリント

提出日時：１月２９日（月） ✤ 理大専用のレポート用紙に書くこと。 ✤ ホッチキスまたは糊で綴じること。 ✤ 学生番号、氏名、講義名、提出日を書くこと。 ✤ 途中の計算過程を書くこと。

定期試験１月２９日

(65)

ＣＰＵアーキテクチャ

✤ＣＩＳＣ

複雑命令セットコンピュータ

１つの命令で複雑な処理を実行できる。組み込まれている命令数は多い。

✤ＲＩＳＣ

縮小命令セットコンピュータ

１つの命令は単純な処理だけを行う。組み込まれている命令数は少ない。 ※ ＣＰＵの進歩により、現在は明確な区別が無くなってきている。

(66)

ＣＩＳＣとＲＩＳＣの特徴

ＣＩＳＣＲＩＳＣ利点小さいプログラムで、複雑な処理が行える。命令の実行時間が短く、どれも同じ長さである。ＣＰＵの回路構造が簡単になる。欠点命令の実行時間が長く、命令ごとに時間が違う。ＣＰＵの回路構造が複雑になる。複雑な処理をしたいとき、プログラムが大きくなる。用途パソコン用ＣＰＵなど組み込み機器用小型マ_{イコンなど}

(67)

ＣＰＵの高速化法

✤パイプライン処理

✤マルチプロセッサ，マルチコア

✤ＳＩＭＤ演算

(68)

パイプライン処理

複数の命令を並行して実行することで、処理

速度を上げる。

重要

!

➊ ➋ ➌ ➍ ➊ ➋ ➌ ➍ ➊ ➋ ➌ ➍ ➊ ➋ ➌ ➍ ➊ ➋ ➌ ➍ ➊ ➋ ➌ ➍ 逐次処理パイプライン処理命令１命令２命令３命令１命令２命令３ ➊ 命令読み出し ➋ 命令解読 ➌ 命令実行 ➍ 結果書き込み時間短縮

(69)

マルチプロセッサ／マルチコア

✤マルチプロセッサ

１台のコンピュータの中に複数のＣＰＵを搭載

✤マルチコア

１個のＣＰＵの中に複数のＣＰＵコアを搭載コンピュータＣＰＵＣＰＵＣＰＵＣＰＵＣＰＵコアコアコアコア

(70)

ＳＩＭＤ方式

１つの命令で複数のデータを処理することに

より、処理速度を上げる。

ＣＰＵコアＡＬＵ命令デコーダ _ＡＬＵ _ＡＬＵ _ＡＬＵ同じ命令データ１データ２データ３データ４

コンピュータ工学Ⅰ