UltraScale FPGA での SPI コンフィギュレーションおよびフラッシュプログラミング (XAPP1233)

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概要

このアプリケーションノートでは、 UltraScale™ FPGA のマスターシリアルペリフェラルインターフェイス (SPI)、 4 ビットデータパス (x4 またはクワッド ) コンフィギュレーションモードについて説明します。 x4 モードを推奨しますが、必要に応じて、 x4 モードから 1 ビットのデータパス (x1) モードおよび 2 ビットのデータパス (x2) モードに簡単に変更できます。このアプリケーションノートでは、デザインのデザインの最初の起動段階で SPI コンフィギュレーションとコンフィギュレーションデバッグを問題なく完了させるために役立つマスター SPI コンフィギュレーションの基本について説明します。

ここでは、Vivado® Design Suite 統合設計環境 (IDE) やコマンドラインから使用できる Tcl フローを使用して、SPI コンフィギュレーションのビットストリームを生成し、このビットストリームを SPI メモリデバイスにプログラムする手順についても説明します。 SPI メモリデバイスとマスター SPI x4 に必要な FPGA 間の接続サンプル一式も提供されます。

はじめに

UltraScale FPGA のマスター SPI コンフィギュレーションモードでは、ピン数の少ないコンフィギュレーションオプションが可能です。 UltraScale FPGA は、コンフィギュレーションバンク (バンク 0) に 4 つの専用データピンがあるため、クワッド SPI フラッシュ規格に準拠するクワッド SPI シリアル NOR フラッシュデバイスを介して中速のコンフィギュレーションに対応できます。

ザイリンクスでは、ボードを x4 幅向けにレイアウトして、コンフィギュレーション時間を x1 マスター SPI の 4 分の 1 に短縮することを推奨します。 SPI x4 のすべてのピンは専用のバンク 0 にあるため、 x4 の利用によってユーザー I/O ピンがさらに使用されることはありません。 x1 幅および x2 幅がサポートされており、このアプリケーションノートで示すように x4 のケースから簡単に変更できます。UltraScale FPGA では、 2 つのクワッド SPI を並列に使用することでより高速なコンフィギュレーションを可能にするマスター SPI デュアルクワッドモードも導入しています。デュアルクワッド SPI コンフィギュレーションの詳細は、このアプリケーションノートでは扱いません。 x8 モードの詳細は、『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 1] を参照してください。

フラッシュのインシステムプログラムは、 Vivado Design Suite で可能です。 Vivado Design Suite は、間接プログラムと呼ばれるように、UltraScale FPGA のコンフィギュレーションビットストリームを JTAG を経由で SPI フラッシュにプログラムできます。 Vivado Design Suite は、最大の UltraScale FPGA のビットストリームを複数個格納するのに十分な容量のメモリで広範な SPI フラッシュ集積度をサポートします。コンフィギュレーション後は、追加の格納領域にインターコネクトロジックに追加されたエンベデッド SPI コントローラーを介してアクセスできます。図 1 に、間接プログラムフローとコンフィギュレーションシーケンスの概略図を示します。 XAPP1233 (v1.0) 2015 年 5 月 29 日

UltraScale FPGA での SPI コンフィギュ

レーションおよびフラッシュプログ

ラミング

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プロセスフローの概要を次に示します。

1. SPI フラッシュはボード上にあり、ターゲット FPGA のコンフィギュレーションインターフェイスと直接接続されています。このボードは、ザイリンクスプラットフォームケーブル USB II または Digilent プログラミングモジュールなどのプログラミングケーブルを介してローカルワークステーションに接続されます。

2. Vivado Design Suite は、ローカルワークステーションにインストールされており、間接プログラムビットストリームを含みます。 SPI フラッシュへプログラムされる最終的なビットストリームにもアクセスできます。

3. Vivado Design Suite のハードウェアマネージャーを用いて、ターゲットの UltraScale FPGA を間接プログラムビットストリームでコンフィギュレーションします。その後、 Vivado Design Suite で、間接プログラムビットストリームを通じて、 JTAG 接続を介し SPI フラッシュをターゲットビットストリームでプログラムします。

4. これで、 SPI フラッシュがターゲットビットストリームによってプログラムされたので、 UltraScale FPGA は、 PROGRAM_B のアサート後に SPI フラッシュから直接コンフィギュレーションされます。あるいは、マスター SPI コンフィギュレーションモードに合わせてモードピンを設定している場合は、電源を入れ直します。

UltraScale FPGA は、SPI fast read コマンドおよび SPI quad output fast read コマンドをサポートするシリアル NOR フラッシュメモリからデバイス自身をコンフィギュレーションできます。このコンフィギュレーションモードは、ユーザー I/O ピンを必要とせずに、シンプルで信頼できるコンフィギュレーションソリューションです。このモードは x4 幅のコンフィギュレーションインターフェイスであるため、中速のコンフィギュレーションに対応できます。コンフィギュレーション時間の短縮が必要な場合は、スレーブ SelectMAP (x8、 x16、 x32)、マスター BPI (x16)、マスター SPI x8 (2 つの SPI フラッシュデバイスを並列に使用) など、ほかのコンフィギュレーションオプションを検討してください。これらのコンフィギュレーションモードの詳細は、『UltraScale FPGA の BPI コンフィギュレーションおよびフラッシュプログラム』 (XAPP1220) [参照 2] または『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 1] を参照してください。コンフィギュレーション時間計算の詳細は、「付録」を参照してください。

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SPI フラッシュから UltraScale FPGA をコンフィギュレーションするために必要な大まかな手順は次のとおりです。 1. SPI とマスター SPI クワッドコンフィギュレーションの基本を理解する - 「SPI の基本」。

2. SPI フラッシュを介して FPGA コンフィギュレーション用にボードをレイアウトする - 「マスター SPI コンフィギュレーション用のボードレイアウト」。

3. Vivado Design Suite により、ターゲットビットストリームを (.bin ファイルとして) 準備する - 「マスター SPI コンフィギュレーションファイル」。

4. Vivado Design Suite ハードウェアマネージャーを使用して、 NOR フラッシュをシステム内でプログラムする - 「SPI フラッシュのプログラム」。

5. シリアル NOR フラッシュからターゲット FPGA をコンフィギュレーションする - 「ターゲット FPGA のコンフィギュレーション」。これらの手順の説明がこのアプリケーションノートの主要部分です。「付録」には次の追加事項が記載されています。 1. プログラム時間 2. コンフィギュレーション時間 3. SPI フラッシュの選択 4. マスター SPI x1、 x2、および x8 5. SPI コンフィギュレーションの生成に関する制約 : IDE フロー 6. デバッグとトラブルシュートのガイドライン

SPI の基本

UltraScale FPGA でのマスター SPI コンフィギュレーションに使用される SPI 規格およびクワッド SPI 規格のサブセットを基本的な理解は、正常なコンフィギュレーションを確実に行うことと、考えられるコンフィギュレーションエラーのトラブルシュートに役立ちます。実際の SPI 規格は、メモリやセンサーと通信するためのエンベデッドシステムでよく使用されるシンプルなチップ間データリンクです。このアプリケーションノートで x1 幅と呼ばれる元の形式では、 SPI は、マスター出力、スレーブ入力 (MOSI) ラインを介してマスターからコマンドおよびアドレスを送信し、マスター入力、スレーブ出力 (MISO) ラインを介してデータを受信する全二重モードで動作します。データは SPI クロック (SCLK) 信号と同期しており、スレーブデバイスは SPI セレクト (SS#) 信号を介して選択されます。図 2 に、 SPI マスターと SPI スレーブ間の x1 インターフェイスを示します。

SPI フラッシュには上記に示したピン以外にもいくつかのピンがあり、特別な機能を制御するために使用できます。これらのピンは SPI フラッシュベンダーによって異なりますが、共通する 2 つの特殊機能ピンとしてホールドピンおよび書き込み禁止ピンがあります。ホールドピンおよび書き込み禁止ピンは、表 1 に示すように、 SPI x4 モードでは追加のデータピンとして機能します。この表は、データピン、ならびにさまざまなベンダーで一般的に使用されている名前をまとめた X-Ref Target - Figure 2

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(UltraScale FPGA の信号名) ピン名一般的な名前

SCLK CCLK (CCLK) C SCK、 CLK マスターによってスレーブまで

駆動される同期クロック。

SS# RDWR_FCS_B (FCS_B) S# CS# _{アクティブ Low のスレーブセレ}

クト。

MOSI D00_MOSI (D00_MOSI) DQ0 SI、 IO0、 SIO0、 DI マスター出力、スレーブ入力。 x2 および x4 出力モードでは LSB データビットとして使用。 MISO D01_DIN (D01_DIN) DQ1 SI、 IO1、 SIO1、 DO マスター入力、スレーブ出力。

W# D02 (D02) DQ2 WP#、 IO2、 SIO2 書き込み禁止。 x4 モードでデー

タピンとして使用。

HOLD# D03 (D03) DQ3 HOLD#、 IO3、 SIO3 デバイスの選択を解除せずに

ホールド /ポーズ。 x4 モードでは MSB データビットとして使用。注記:

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スレーブのアドレス 0 に有効な UltraScale FPGA コンフィギュレーションビットストリームがある場合、図 3 の波形は、そのスレーブによって返された同期ワードの最初の数ビットまでの fast read コマンド (0Bh) を示します。この read コマンドは、スレーブセレクトラインがマスターによってディアサートされるまで続行されます。データは常に最上位ビットをから送信されます。

図 3 について説明します。

• クロック a = 24 ビットのアドレス指定の場合は 32 サイクル、 32 ビットのアドレス指定 fast read コマンドの場合は 40 サイクルです。

• クロック b = fast read コマンドの場合、クロック a + SPI フラッシュによるダミーサイクル出力の数です。

• クロック c = クロック b + ビットストリームヘッダーバイトの数です。ビットストリームヘッダーは、 0xFF と、 write_bitstream によって同期ワードの前にビットストリームに挿入された 32 ビットアドレス幅の検出ワードのバイ

ト数です。

クワッド SPI フラッシュ

x1 幅でのスループットを向上するため、メモリベンダーは、 2 本の追加ラインをデータに使用するクワッド SPI モードを提供しています。UltraScale FPGA コンフィギュレーションロジックは、MOSI ラインを介して x1 幅でコマンドおよびデータを送出できます。その後、 MOSI ラインと MISO ラインおよび 2 本の追加データラインを使用して、 x4 幅でデータを受信します。図 4 にこのインターフェイスを示します。この図では、マスターとスレーブのピン名を変更して、 UltraScale FPGA および N25Q256A の名前に対応させています。

X-Ref Target - Figure 3

図 3 : マスター SPI の x1 0Bh コマンド

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UltraScale FPGA のマスター SPI コンフィギュレーション

UltraScale FPGA は、マスター SPI のコンフィギュレーションモードに設定した場合、接続されている SPI フラッシュデバイスから FPGA 自身をコンフィギュレーションできます。 UltraScale FPGA が送信するのは、表 2 に示す SPI fast read コマンドおよび SPI output fast read コマンドのみです。

UltraScale FPGA の電源投入後または PROGRAM_B パルスと INIT_B のリリース後、 FPGA コンフィギュレーションモードピンをマスター SPI のコンフィギュレーションモード (M[2:0] = 001) に設定されていれば、FPGA はフラッシュチップセレクトピン (FCS_B) をアサートして、 SPI fast read コマンド (0Bh) を D00_MOSI に駆動出力します。図 3 に波形を示します。

UltraScale FPGA コンフィギュレーションに使用されるすべての SPI コマンドでは、 SPI コマンドのコマンド部とアドレス部が常に MOSI を介して x1 幅で送信されます。データはコマンドに合わせて適宜 x1、 x2、または x4 幅でリードバックされます。 MOSI ラインはディアサートされ、最後のアドレスビットの送信後にフロート状態にできます。 x2 幅および x4 幅の場合は、このラインは read コマンドの最下位ビット D00 として使用されます。

図 5 : マスター SPI の x4 6Bh/6Ch コマンド

表 2 : SPI コマンド

SPI コマンドオペコード

Fast read 0Bh

Dual output fast read 3Bh

Quad output fast read 6Bh

Fast read (32 ビットアドレス ) 0Ch Dual output fast read (32 ビットアドレス) 3Ch Quad output fast read (32 ビットアドレス ) 6Ch

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UltraScale FPGA マスター SPI コンフィギュレーションシーケンス

コンフィギュレーションモードピンをマスター SPI のコンフィギュレーションモード (M[2:0] = 001) に設定すると、 FPGA の電源投入後または PROGRAM_B のディアサート後に、 UltraScale FPGA はマスター SPI のコンフィギュレーションシーケンスを開始します。このシーケンスは、図 3 に示すように、 fast read コマンドを駆動出力するコンフィギュレーションロジックから必ず始まります。 1. fast read コマンド (0Bh) を駆動します。 2. 3 つのアドレスバイトとして 0 を送信します。 3. D00_MOSI ピンの駆動を停止します。 4. FCS_B のアサート状態を維持して、クロック CCLK を供給し続けます。 5. D01_DIN のデータをスキャンして、同期ワード (0xAA995566 の 32 ビットパターン) の有無を調べます。 6. 後続のデータを 32 ビットワードとして同期ワードに揃えます。 7. FPGA コンフィギュレーションパケットおよびコマンドとして各 32 ビットワードの処理を開始します。 8. 次のいずれかの状況が起こるまで FCS_B アサート状態を維持します。 ° コンフィギュレーションコマンドが、新しい SPI コマンドを発行ようコンフィギュレーションロジックに命令した ° デバイス ID エラーが発生した ° 巡回冗長検査 (CRC) エラーが発生した ° コンフィギュレーションが完了したたとえば、同期ワードの読み取り完了後に、エンベデッド FPGA コンフィギュレーションコマンドを実行すると、 FPGA コンフィギュレーションロジックは、ビットストリームに指定したアドレスで 4 バイトの quad output fast read コマンド (6Ch) を発行できます。このアドレスが 16MB (0x01000000) であった場合、 FPGA は FCS_B をディアサートしてから再アサートし、 D00_MOSI で 0x6C の後に 0x01000000 を送信します。コンフィギュレーションロジックは、 FCS_B のアサート状態を維持しつつ、D[03:00] を読み出します。FPGA コンフィギュレーションロジックは、入力データを再度スキャンして同期ワードの有無を調べます。同期ワード検出後の動作は、エンベデッド SPI コマンドをスキップする以外は前述した内容と同様です。注記 : UltraScale FPGA コンフィギュレーションロジックは同期ワードの有無をスキャンしてデータの位置を 32 ビット境界に揃えるため、 SPI フラッシュが使用するダミーサイクルの数は、マスター SPI のコンフィギュレーションでは重要ではありません。コンフィギュレーションロジックは、データの位置を揃えるためにダミービットの数を数えて必要はなく、むしろ同期ワードでのラッチに依存します。

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SPI インターフェイスは高性能インターフェイスではありませんが、シグナルインテグリティの問題やボードレイアウト上の決定によってクロックレートが制限されたり、 CCLK ライン上での反射のような信号上の問題につながらないように注意する必要があります。

Kintex UltraScale FPGA KCU105 評価キット [参照 4] は、マスター SPI x4 コンフィギュレーションに関してよい指針を示します。このボードには、マスター SPI x8 モードを実現する 2 つの N25Q256A デバイスがあります。ただし、このアプリケーションノートで扱うのはマスター SPI x4 モードで使用される 1 個の SPI フラッシュ (U35) のみですが、これと同じセットアップを必要に応じて x1 モードや x2 モードに使用できます。マスター SPI x4 用のボードレイアウトは、前世代のマスター x1/x2 レイアウト要件と非常に似ています。x4 幅では 2 つの追加信号が必要です。これらの信号はこのボード上では High に接続されていることがあり、 7 シリーズ FPGA のコンフィギュレーションレイアウトでは FPGA に接続されません。 (D[03:02] を SPI フラッシュに接続する) これらの追加信号、ならびにマスター SPI x4 コンフィギュレーションに必要な残りの接続を図 6 に示します。表 3 では、 SPI コンフィギュレーション特有のこれらの信号について説明します。

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表 3 : マスター SPI x4 コンフィギュレーションピンピン名バンク /方向 ( タイプ) コンフィギュレーション機能 SPIx4 の推奨事項説明 POR_OVERRIDE N/A 入力 (専用) パワーオンリセット遅延の無効化 x4 コンフィギュレーションでは、通常は GND 接続を推奨します。このオプションによって短縮される時間は、 UltraScale FPGA のコンフィギュレーションに必要な合計時間に対して短いものです。 T_POR (電源投入から INIT_B の立ち上がりまで) をデータシートに記載された値まで短縮します。[参照 5] [参照 6]。T_POR を短縮する必要がある場合は、このピンを VCCINT に直接接続します (ただしコンフィギュレーションデータソースの電源投入タイミングが短縮した遅延時間をサポートしている必要がある )。標準の POR 遅延でよければ、 GND に接続します。注意: コンフィギュレーション前およびコンフィギュレーション中は、このピンをフロートにしないでください。必ず VCCINT または GND に接続してください。 VCCO_0 には接続しないでください。 VBATT N/A N/A (電源電圧) バックアップバッテリの電源電圧揮発性のキーメモリ領域に格納されている復号化キーを使用する必要がない場合は、 GND または V_CCAUX に接続してください。このアプリケーションでは暗号化を扱わないため、図 6 では V_BATT を GND に接続しています。 AES 復号化キーを格納する、 FPGA の内部揮発性メモリのバックアップバッテリの電源です。。ビットストリームを暗号化した場合、 FPGA の電源がオフの間、復号化キーを格納した揮発性メモリの内容を保持するためにこのピンをバックアップバッテリに接続する必要があります。 M[2:0] 0 入力 (専用) コンフィギュレーションモードマスター SPI コンフィギュレーションの場合は、 1k ( またはより強い) 抵抗を GND または VCCO_0 に接続して 001 に設定します。コンフィギュレーションモードを指定します。各モードピンを直接、または 1kの抵抗を介して V_{CCO_0} または GND に接続します。 TCK 0 入力 (専用)

IEEE Standard for Test Access Port and Boundary-Scan Architecture (IEEE Std 1149.1) (JTAG) テストクロック JTAG ケーブルヘッダーに接続して 10k 抵抗にプルアップします。SPI フラッシュの Vivado ツール間接プログラムで必須です。 JTAG チェーン上のすべてのデバイスに対するクロックです。ザイリンクスケーブルヘッダーの TCK ピンに接続します。クリティカルなクロック信号であるため、複数のデバイスを JTAG チェーンで接続する場合は、必要に応じてケーブルヘッダーのこの信号をバッファーしてください。 TCK 信号をバッファーする場合は、バッファー入力を外部の弱いプルアップ抵抗 (たとえば、 10k) に接続し、ケーブルを接続していない場合も有効な High を維持するようにします。

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TMS 0 入力 (専用) JTAG テストモードセレクト JTAG ケーブルヘッダーに接続して 10k 抵抗にプルアップします。SPI フラッシュの Vivado ツール間接プログラムで必須です。 JTAG チェーン上のすべてのデバイスに対するモードセレクト信号です。ザイリンクスケーブルヘッダーの TMS ピンに接続します。複数のデバイスを JTAG チェーンで接続する場合は、必要に応じてケーブルヘッダーのこの信号をバッファーしてください。 TMS 信号をバッファーする場合は、バッファー入力を外部の弱いプルアップ抵抗 (たとえば、10k) に接続して、ケーブルを接続していない場合も有効な High を維持するようにします。 TDI 0 入力 (専用) JTAG テストデータ入力 JTAG ケーブルヘッダーに接続して 10k 抵抗にプルアップします。SPI フラッシュの Vivado ツール間接プログラムで必須です。 JTAG チェーンのシリアルデータ入力です。デバイスが 1 つしかない場合、または JTAG チェーンの最初のデバイスの場合は、ザイリンクスケーブルヘッダーの TDI ピンに接続します。それ以外の場合 (FPGA が JTAG チェーンの最初のデバイスでない場合) は、 JTAG スキャンチェーンの上位 JTAG デバイスの TDO ピンに接続してください。 TDO 0 出力 (専用) JTAG テストデータ出力 JTAG ケーブルヘッダーに接続します。 SPI フラッシュの Vivado ツール間接プログラムで必須です。 JTAG チェーンのシリアルデータ出力です。デバイスが 1 つしかない場合、または JTAG チェーンの最後のデバイスの場合は、ザイリンクスケーブルヘッダーの TDO ピンに接続します。それ以外の場合 (JTAG チェーンの最後の FPGA デバイスでない場合) は、 JTAG スキャンチェーンの下位 JTAG デバイスの TDI ピンに接続してください。 PROGRAM_B 0 入力 (専用) プログラム (負論理) 4.7k 以下の抵抗を介して V_{CCO_0} にプルアップします。通常はオープンのプッシュボタンを GND に接続してコンフィギュレーションの手動リセットを有効にし、コンフィギュレーションに使用するときに役立つようにします。コンフィギュレーションロジックに対する、アクティブ Low のリセット信号です。この信号を Low にすると FPGA コンフィギュレーションがクリアされ、新しいコンフィギュレーションシーケンスが開始します。コンフィギュレーションのリセットは立ち下がりエッジで始まり、コンフィギュレーション (すなわちプログラム) シーケンスが次の立ち上がりエッジで始まります。安定した High 入力とするため、4.7k 以下の外付けプルアップ抵抗を介して V_{CCO_0} に接続してください。 ( タイプ)

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INIT_B 0 双方向、オープンドレイン (専用) 初期化 (負論理) 4.7k の抵抗を介して V_{CCO_0} に接続します。 KCU105 ボードに使用しているような 2 色 LED を追加すると、 DONE ピンと共にコンフィギュレーションステータスを視覚的にすばやく確認できます。 LED は必須ではありませんが、追加しない場合は、コンフィギュレーションに使用するときにこのピンを容易にプローブできるようにしてください。アクティブ Low の FPGA 初期化ピンまたはコンフィギュレーションエラー信号です。FPGA がコンフィギュレーションリセット状態にある場合や、コンフィギュレーションメモリを初期化 ( クリア) 中の場合、またはコンフィギュレーションエラーを検出した場合に、このピンを Low に駆動します。 VCCINT が電源が供給されていない場合、 INIT_B は Low に駆動しません。 FPGA の初期化プロセスが完了すると、 INIT_B はハイインピーダンスとなります。この時点で INIT_B が High になるように外部プルアップ抵抗を接続してください。電源投入時に INIT_B を外部から Low に保持すると、初期化プロセスが完了した後もコンフィギュレーションシーケンスの開始を遅らせることができます。初期化プロセス完了後、INIT_B 入力で High が検出されると FPGA は M[2:0] ピンの設定に従って残りのコンフィギュレーションシーケンスを実行します。コンフィギュレーション完了後は、 FPGA がコンフィギュレーションエラーを検出したかどうかを示す目的で INIT_B をオプションで使用できます。4.7k のプルアップ抵抗を介して VCCO_0 に接続し、Low から High へ確実に遷移するようにしてください。 DONE 0 双方向 (専用) コンフィギュレーション完了アクティブなプルアップまたはプルダウンしないでください。 DONE がアサートされると導通する LED を追加するか、容易にアクセス可能なテストポイントを追加して、コンフィギュレーションに使用するときに役立つようにします。 DONE ピンが High になると、コンフィギュレーションシーケンスが完了したことを表します。デフォルトでは、 DONE 出力はオープンドレインです。 DONE にはデフォルトで約 10k の内部プルアップ抵抗があります。外付け抵抗回路は必須ではありません。使用する場合は 4.7 の抵抗を推奨します。表 3 : マスター SPI x4 コンフィギュレーションピン (続き) ピン名バンク /方向 ( タイプ) コンフィギュレーション機能 SPIx4 の推奨事項説明

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CCLK 0 入力または出力 (専用) コンフィギュレーションクロック SPI コンフィギュレーションで必須です。 FPGA から SPI フラッシュまでのこの接続上で信号品質が低いと、コンフィギュレーション速度に悪影響を及ぼすか、正常なコンフィギュレーションが妨げられることがあります。ザイリンクスは、 SPI フラッシュを FPGA 近くに配置して、データピンと極めて近い長さに整合させることを推奨しています。また、この信号はコンフィギュレーションに使用するときに、フラッシュデバイスの近くでプローブできるようにすることを推奨します。デフォルトでは、 FPGA コンフィギュレーションシーケンスが同期で実行されます。FPGA がコンフィギュレーションクロックソースとなり、CCLK を出力として駆動します。CCLK はクリティカルなクロック信号のため、シグナルインテグリティが重要です。 PUDC_B 0 入力 (専用) コンフィギュレーション中のプルアップ (負論理) コンフィギュレーション中の SelectIO™ インターフェイスピンのステート要件に従って、直接または 1k以下の抵抗を介して V_{CCO_0} あるいは GND に接続します。このアクティブ Low 入力は、電源投入後およびコンフィギュレーション時に SelectIO インターフェイスピンの内部プルアップ抵抗を有効にします。 Low にすると、各 SelectIO インターフェイスピンの内部プルアップ抵抗が有効になります。 High にすると、各 SelectIO インターフェイスピンの内部プルアップ抵抗が無効になります。 PUDC_B は直接、または 1k 以下の抵抗を介して V_{CCO_0} あるいは GND に接続してください。 RDWR_FCS_B 0 出力 (専用) アクティブ Low のフラッシュチップセレクト (FCS_B) SPI コンフィギュレーションで必須です。 SPI フラッシュチップセレクトピンに接続して、 4.7k 以下の抵抗を介してプルアップします。コンフィギュレーションに使用するときに容易にプローブできるポイントがあることを確認してください。コンフィギュレーションで使用する SPI フラッシュデバイスを有効化するアクティブ Low のチップセレクト出力です。フラッシュデバイスのチップセレクト入力に接続すると共に、4.7k 以下の外付けプルアップ抵抗 (2.4k を推奨) を介して VCCO_0 にも接続します。 D00_MOSI 0 双方向 (専用) SPI x1 シリアルデータ出力、 SPI x2/x4/x8 データピン 0 (D00_MOSI) SPI コンフィギュレーションで必須です。 SPI フラッシュのシリアルデータ入力 (DQ0/D/SI/ IO0) ピンに接続します。コンフィギュレーションに使用するときに容易にプローブできるポイントがあることを確認してください。すべての SPI 幅を対象に SPI ( スレーブ) フラッシュデバイスにコマンドを送信するための出力です。 SPI コマンドおよびアドレスは、コンフィギュレーション中は常にこのピンを介してスレーブに x1 幅で送信されます。 x2、 x4、および x8 幅では、これは最下位データビットとして使用される多目的ピンです。 ( タイプ)

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D01_DIN 0 入力 (専用) SPI x1 シリアルデータ入力 (DIN)、SPI x2/x4/x8 データピン 1 (D01) SPI コンフィギュレーションで必須です。SPI フラッシュのシリアルデータ出力 (DQ1/Q/SO/ IO1) ピンに接続します。コンフィギュレーションに容易に使用するときにプローブできるポイントがあることを確認してください。 x1 モードでは、スレーブからシリアルデータを受信するデータ入力です。 x2、 x4、および x8 モードでデータ入力ビット 1 です。デフォルトでは、DIN からのデータが CCLK の立ち上がりエッジでキャプチャされます。 D02 0 入力 (専用) SPI x4/x8 のデータビット 2 必須ではありませんが、非常に推奨されています。 4.7k の抵抗を介して V_{CCO_0} にプルアップします。これを SPI フラッシュのデータビット 2 ピン (DQ2/W#/WP#/IO2) に接続します。 x4 および x8 モードで SPI データを受信するデータ入力です。このピンは一般に SPI フラッシュデバイスの書き込み禁止ピンとして使用されるため、 x4 または x8 モードで動作しない場合は、プルアップして正しい SPI 機能を確保してください。 D03 0 入力 (専用) SPI x4/x8 のデータビット 3 必須ではありませんが、大いに推奨します。 4.7k の抵抗を介して VCCO_0 にプルアップします。 SPI フラッシュのクワッドデータビット 3 出力 (DQ3/HOLD#/IO3) ピンに接続します。 x4 および x8 モードで SPI データを受信するデータ入力です。このピンは一般に SPI フラッシュデバイスのホールドまたはリセットピンとして使用されるため、 x4 または x8 モードで動作しない場合は、プルアップして正しい SPI 機能を確保してください。 CFGBVS 0 入力 (専用) コンフィギュレーションバンク電圧の選択このアプリケーションノートと同様に 1.8V の SPI フラッシュを使用する場合は、 GND に直接接続します。コンフィギュレーション専用バンク 0、およびバンク 65 のコンフィギュレーションピンについて I/O 電圧の動作範囲と電圧の許容範囲を決定します。 CFGBVS は、すべての UltraScale FPGA で常に専用バンク 0 の動作電圧を選択し、コンフィギュレーション中は多目的バンク 65 の動作電圧を選択します。 CFGBVS はバンク電圧の要件に従って High または Low に接続してください。バンク 0 の V_{CCO_0} 電源が 2.5V または 3.3V の場合は、このピンを High (つまり VCCO_0) に接続する必要があります。バンク 0 の VCCO_0 が 1.8V 以下の場合にのみ、 Low (つまり GND) に接続します。バンク 65 をコンフィギュレーションで使用する場合、電圧はバンク 0 と同じにする必要があります。注意: デバイスの損傷を防ぐため、このピンは必ず V_{CCO_0} または GND のいずれかに正しく接続してください。表 3 : マスター SPI x4 コンフィギュレーションピン (続き) ピン名バンク /方向 ( タイプ) コンフィギュレーション機能 SPIx4 の推奨事項説明

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EMCCLK 65 入力 (多機能) 外部マスターコンフィギュレーションクロックコンフィギュレーションクロックの最高速度が必要な場合は推奨します。詳細は、「コンフィギュレーションクロックの最大周波数」を参照してください。そうでない場合、このアプリケーションノートでの場合と同様にこの入力は未接続のままでかまいません。マスターモードで内部コンフィギュレーションオシレーターの代わりにコンフィギュレーションロジックのクロックソースとなるオプションの外部クロック入力です。 FPGA は内部コンフィギュレーションエンジンを駆動するクロックソースとして、内部オシレーターの代わりに EMCCLK に切り替えることができます。 EMCCLK の周波数はビットストリーム設定で分周でき、マスター CCLK 信号として出力できます。 ( タイプ)

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マスター SPI コンフィギュレーションファイル

このセクションでは、 UltraScale FPGA マスター SPI コンフィギュレーションに使用するさまざまなコンフィギュレーションファイルの概要を説明し、これらのファイルの生成に利用するツールについてまとめています。ファイルの作成手順については、以降のセクションで説明します。

SPI x4 プログラミングファイル

UltraScale FPGA Bitstream (.bit)

FPGA コンフィギュレーションに使用されるデフォルトのバイナリビットストリームです。このビットストリームには、メタデータを含むヘッダーがあります。メタデータは、ビットストリームを用いた作業時にツールによって使用されます。 JTAG を介して FPGA をコンフィギュレーションする場合、この情報は Vivado ツールで削除されます。

UltraScale FPGA Bitstream (.bin)

FPGA ビットストリームのバージョンの 1 つで、コンフィギュレーションデータのみが含まれており、 .bit ファイルに存在するメタデータは削除されています。このファイルを使用することにより、 x1、 x2、および x4 幅の SPI フラッシュを Vivado ツールでプログラムできます。

UltraScale FPGA Intel HEX (.mcs)

16 進数表記のプログラミングビットストリームを含む ASCII テキストファイル形式で、アドレス指定情報とデータサイズ情報が追加されています。 MCS はマスター SPI x8 および BPI プログラムでは必須ですが、 SPI x1、 x2、および x4 ではオプションであり、このアプリケーションノートでは説明対象外です。必要な場合は write_cfgmem Tcl コマンドを使用して生成できます。詳細は、 Vivado ツールの Tcl コンソールで次のコマンドを実行してください。 write_cfgmem -help マスター SPI コンフィギュレーションのビットストリームを生成する前に、 SPI コンフィギュレーション固有のいくつかのプロパティを有効にする必要があります。これらの設定には、次が含まれます。 BITSTREAM.CONFIG.CONFIGRATE BITSTREAM.CONFIG.SPI_32BIT_ADDR BITSTREAM.CONFIG.SPI_BUSWIDTH BITSTREAM.CONFIG.SPI_FALL_EDGE CONFIG_VOLTAGE CFGBVS BITSTREAM.GENERAL.COMPRESS BITSTREAM.CONFIG.EXTMASTERCCLK_EN

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マスターモードのコンフィギュレーションで EMCCLK を有効にしていない場合は、 CCLK の公称周波数を設定します。可能な値のリストを取得するには、 Vivado ツールでターゲット FPGA の合成済みデザインまたはインプリメント済みデザ

インを開いて、次のコマンドを実行します。

list_property_value BITSTREAM.CONFIG.CONFIGRATE [current_design] 推奨設定 : 33 注記 : このアプリケーションノートでは、一般的に安全なコンフィギュレーションレートとして 33 を選択します。SPI レイアウトを適切に考慮したほとんどのデザインは、はるかに高いコンフィギュレーションレートで実行できます。最大許容コンフィギュレーションレートの計算方法については、「コンフィギュレーションクロックの最大周波数」を参照してください。 CCLK ラインにシグナルインテグリティの問題があると、最小周波数の場合でもエラーが発生する可能性があることにも注意してください。たとえば、 CCLK の配線が SPI フラッシュの C ピンでの反射につながる場合には、二重クロックが生じることがあります。

BITSTREAM.CONFIG.SPI_32BIT_ADDR

(Enable SPI 32-bit address style : NO、 YES)

SPI コンフィギュレーションロジックに命令して、表 2 に示す 4 バイトのアドレス指定コマンドを発行します。SPI フラッシュの集積度が 256Mb 以上の場合は YES に設定します。推奨設定 : • フラッシュの集積度が 128Mb を超える場合は YES • 集積度が 128Mb 以下の場合は NO

BITSTREAM.CONFIG.SPI_BUSWIDTH

(Bus width : None、 1、 2、 4、 8)

SPI データを SPI フラッシュから読み出すときのデータ幅を設定します。 UltraScale FPGA SPI コンフィギュレーションの場合は、このアプリケーションノートで推奨しているように 4 に設定します。コンフィギュレーションに使用する際は 1 に設定するのと便利です。

推奨設定 : 4

BITSTREAM.CONFIG.SPI_FALL_EDGE

(Enables the FPGA to use a falling edge clock for the SPI data capture : NO、 YES)

SPI フラッシュデバイスは、立ち下がりエッジでデータを出力します。通常、 FPGA は CCLK の立ち上がりエッジでこのデータにクロックを供給します。これを YES に設定すると、読み出しデータが次のエッジでクロック供給の対象になるためにタイミングマージンが向上して、より高速の CCLK レートが可能になります。推奨設定 : Yes

CONFIG_VOLTAGE

(Configuration voltage : 1.5、 1.8、 2.5、 3.3) コンフィギュレーションに使用する電圧をツールに通知します。コンフィギュレーションバンク (バンク 0 および EMCCLK を使用する場合はバンク 65) で使用する電圧をこの値に設定します。このアプリケーションノートでは 1.8V の電圧を想定しているため 1.8 に設定します。推奨設定 : ターゲットボードでのコンフィギュレーション電圧と一致する必要があります。

(17)

CFGBVS

(Configuration bank voltage selection : GND、 VCCO)

CFGBVS ピンを駆動する電圧をツールに通知します。このアプリケーションノートと同様に 1.8V を使用し、かつバンク 65 も 1.8V の場合、またはバンクからのコンフィギュレーションピン (EMCCLK など) をまったく使用しない場合は、これを GND に設定できます。詳細は、『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 1] の「コンフィギュレーションバンク電圧の選択」を参照してください。推奨設定 : CFGBVS ピンでの実際の接続と一致させる必要があります。

BITSTREAM.GENERAL.COMPRESS

(Enable bitstream compression : TRUE、 FALSE)

コンフィギュレーション中に FPGA によって解凍できるやり方で生成済みのビットストリームを圧縮するようツールに通知します。ザイリンクスでは、これを有効にしてコンフィギュレーション時間と SPI のプログラム時間を短縮することを推奨します。ただし、必要な格納容量を計算する場合は、コンフィギュレーションビットストリームサイズに依存しないようにしてください。小さなデザイン変更によって圧縮率が大きく変わることがあります。必要な格納容量を計算する場合は、『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) の「UltraScale FPGA のビットスト

リーム長」の表を参照してください。推奨設定 : Yes

BITSTREAM.CONFIG.EXTMASTERCCLK_EN

(Enable external configuration clock and set divide value : DISABLE、 DIV-1、 DIV-2、 DIV-3、 DIV-4、 ...)

コンフィギュレーションに命令して、コンフィギュレーションプロセスの早期に EMCCLK ピンを CCLK のソースとして使用するよう切り替えます。これにより、かなり高いコンフィギュレーションレートを有効にできますが、 EMCCLK ピンをバンク 65 から使用することが必要です。コンフィギュレーションレートの向上については、「コンフィギュレーション時間」および「コンフィギュレーションクロックの最大周波数」を参照してください。追加の DIV 値を使用できます。ターゲットにする FPGA の全リストを取得するには、Vivado ツールでターゲット FPGA の合成済みデザインまたはインプ

リメント済みデザインを開いて、次のコマンドを実行します。

list_property_value BITSTREAM.CONFIG.EXTMASTERCCLK_EN [current_design]

推奨設定 : 可能な最高速のコンフィギュレーションレートが必要な場合は DIV-1 (または該当する分周値)、そうでない場合は DISABLE。

これらのプロパティはデザイン上の制約で設定されます。これらは XDC 制約ファイルで設定するか、 Tcl コマンドを使用して実行時に指定できます。 Vivado IDE では、 [Bitstream Settings] での選択に基づいて、制約が自動的に設定されます。推奨方法は、次に示す推奨制約をデザイン制約ファイルに追加し、制約ファイルを介して設定を追加する方法です。

set_property BITSTREAM.GENERAL.COMPRESS TRUE [current_design] set_property BITSTREAM.CONFIG.CONFIGRATE 33 [current_design] set_property CONFIG_VOLTAGE 1.8 [current_design]

set_property CFGBVS GND [current_design]

set_property BITSTREAM.CONFIG.SPI_32BIT_ADDR YES [current_design] set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 4 [current_design] set_property BITSTREAM.CONFIG.SPI_FALL_EDGE YES [current_design]

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Vivado ツールデザインでプロジェクトモードに基づいて次の IDE フローを使用し、マスター SPI x4 コンフィギュレーションのビットストリームを生成します。

1. 「SPI x4 プログラミングファイル」からデザインの制約ファイルに推奨の制約を追加します。この手順は、理想的には合成およびインプリメンテーションの前に実行します。合成およびインプリメンテーションの後に制約を追加すると、これらの run は、制約ファイルの保存時に期限切れとマークされます。変更された制約 (またはデザインファイル) がほかにない場合は、「SPI コンフィギュレーションの生成に関する制約 : IDE フロー」で説明したように、 [Force Up-to-Date] オプションを使用して run を安全に最新状態に変更するよう強制できます。

2. 図 7 に示すように、 Flow Navigator で [Program and Debug] の [Bitstream Settings] をクリックします。

3. [Project Settings] ダイアログボックスで、 -bin_file を選択します。これにより、 write_bitstream コマンドが命令され、 SPI フラッシュをプログラムするためのヘッダーのないビットストリームが生成されます。 [OK] をクリックして、この変更を確定します。

4. Flow Navigator で、 [Program and Debug] の下にある [Generate Bitstream] をクリックするか、 [Flow] → [Generate Bitstream] をクリックします。

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これにより、 [Generate Bitstream] フローが起動します。完了後、エラーが検出されなかった場合、 SPI のプログラムに使用できるビットストリームは次の場所にあります。

<Project_Dir>\<Project_Name>.runs\impl_1\

以前に -bin_file オプションを選択していたため、ビットストリームは標準の .bit ファイルのほかに .bin 拡張子の付いた BIN ファイルとして生成されました。 .bin ファイルは、「SPI プログラミングファイルの生成」で SPI フラッシュをプログラムするために使用します。

ビットストリームの生成 : Vivado ツール Tcl バッチファイルの例

前のセクションで説明した IDE フローの代替手段として、プロジェクト以外の Vivado ツールフローで使用できる Tcl バッチファイルをここに示します。このフローを正常に実行するには、事前にチェックポイントを作成しておく必要があります。次のスクリプトでは、スクリプトの実行元である現在のディレクトリのサブディレクトリにチェックポイントが保存されるとしています。

## Non-project Tcl flow to generate a BIN file used for SPI flash # programming

# NOTE: write_checkpoint must have been run prior to running this script open_checkpoint {post_route.dcp}

set_property BITSTREAM.GENERAL.COMPRESS TRUE [current_design] set_property BITSTREAM.CONFIG.CONFIGRATE 33 [current_design] set_property CONFIG_VOLTAGE 1.8 [current_design]

set_property CFGBVS GND [current_design] X-Ref Target - Figure 8

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SPI プログラミングファイルの生成

Vivado Design Suite をオプションで使用して、 SPI フラッシュをプログラムするための MCS ファイルを生成できます。 SPI x8 では 2 つの異なるプログラムファイルが必要なのでこれは必須です。ただし、 SPI x1、 x2、または x4 では MCS ファイルは必ずしも必要ではないため、このアプリケーションノートでは、前のセクションで作成した .bin ファイルを使用して SPI フラッシュをプログラムします。

SPI フラッシュのプログラム

Vivado Design Suite は、 SPI コントローラーを内蔵しているターゲット FPGA に間接プログラムビットストリームをダウンロードして、 FPGA に接続している SPI フラッシュをプログラムできます。 Vivado ツールは JTAG ケーブルを介して SPI コントローラーと通信して、プログラミングファイルを SPI フラッシュに転送します。このインシステムプログラム機能により、プロトタイプ段階における反復作業を要するデザインのテストやデバッグを可能にしますが、量産品のプログラムを目的としたものではありません。量産品のプログラムには、 BPM Microsystems 社または Data I/O 社が提供するプログラミングソリューションを使用してください。

SPI フラッシュのプログラム : Vivado Design Suite IDE の例

Vivado IDE による SPI フラッシュのプログラムは、前述したビットストリーム生成フローの一部として実行するか、プロジェクトを開かずに実行することができます。 Vivado ツールにインプリメント済みのデザインが現在読み込まれていない場合、 Vivado ツールはハードウェアマネージャーフローで開くことができます。プロジェクトを開かずにハードウェアマネージャーフローで直接開いた場合は、 Flow Navigator が表示されませんが、それ以外は次の手順となります。 1. ボードが接続されていて、プログラムケーブルが接続されていることを確認します。ターゲットボードの電源をオン

(21)

2. 図 9 に示すように、 [Program and Debug] の下にある [Open Hardware Manager] をクリックして、 Vivado ツールのハードウェアマネージャーを開きます。または、 [Flow] → [Open Hardware Manager] をクリックします。

(22)

注記 : Vivado Design Suite を実行しているワークステーションにターゲットの UltraScale FPGA を接続していて、ケーブルが適切に接続され、ボードに電源が供給されている場合、この手順を実行するとターゲットに自動的に接続されます。 hw_server を実行していて、プログラミングケーブルを介してターゲットボードに物理的に接続されている別のワークステーションにリモート接続することも可能です。このフローが必要な場合または自動接続がエラーになる場合、詳細は『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 7] の「新しいハードウェアターゲットを開く」を参照してください。

4. 図 11 に示すように、 [Hardware Manager] でターゲット FPGA を右クリックして [Add Configuration Memory Device] ダイアログを起動します。

図 10 : [Hardware Manager]

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5. [Add Configuration Memory Device] ダイアログボックスで、リストから適切な SPI フラッシュを選択します。図 12 に示すように、フィルターオプションと検索フィールドの両方を使用すると、検索を大幅に簡略化して、オプションを絞り込むことができます。 [OK] をクリックします。注記 : SPI の幅が x1、 x2、または x4 の場合は、末尾が「-x1_x2_x4」 (または「-x1」や「-x1_x2」の場合もあり ) で、末尾が「-x1_x2_x4_x8」ではない SPI フラッシュデバイスを使用します。後者はマスター SPI x8 コンフィギュレーションモードの場合専用です。

6. 次に表示される [Add Configuration Memory Device Completed] ダイアログボックスで [OK] をクリックし、この段階でコンフィギュレーションメモリデバイスをプログラムします。

7. [Program Configuration Memory Device] ダイアログボックスで、[Configuration file] の右にある参照ボタンをクリックして、以前作成した .bin ファイルを選択します。デフォルトでは、 .bin ファイルは次のサブディレクトリ内にある impl_1 プロジェクトディレクトリにあります。

<Project_Dir>\<Project_Name>.runs\impl_1\

注記 : このアプリケーションノートでは、Vivado ツールのプロジェクトサブディレクトリの場所を <Project_Dir>、プロジェクト名を <Project_Name> と表記します。

8. ボードで必要な場合は、 [State of non-config mem I/O pins] を変更します。これにより、プログラミングビットストリームを読み込んでいるときにコンフィギュレーションピンの内部終端が指定されます。このオプションは、 SPI フラッシュのプログラムに適切な BITSTREAM.CONFIG.UNUSEDPIN 設定を持つプログラミングファイルを使用するよう Vivado ツールに命令します。たとえば、ボードの電源投入時にはプルアップしてはならない非コンフィギュレーションピンにペリフェラルを接続しているボードの場合 (かつ、通常のデザインではこれらの信号のプルダウンがあるか、これらのピンを常に能動的に駆動している場合) は、 [Pull-down] を選択できます。これにより、一時的なプログラミングビットストリームには、すべての SelectIO インターフェイスピンに内部プルダウンが付きます。

(24)

° [Erase] : [Address Range] で示されているとおりにセクターまたはデバイス全体を消去します。 ° [Blank Check] : [Address Range] で示されるセクターが空白であるかどうかをチェックします。 ° [Program] : [Configuration file] のファイルを使用して SPI デバイスをプログラムします。

° [Verify] : プログラム内容をリードバック、 [Configuration file] のファイルと一致することを検証します。

プログラムは [OK] をクリックするとすぐに始まります。 [Programming Configuration Memory Device] ダイアログボックスの内容が読み込まれ、 [Program Operations] で選択したさまざまなプログラム動作の進捗が表示されます。消去時間は SPI フラッシュの既存の内容に応じて大きく変動する可能性があるため、消去動作のステータスは予測されません。プログラミングは低速プロセスであり、いくつかの要因によって完了するまで多少時間がかかります。予測については、「プログラム時間」を参照してください。

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SPI フラッシュのプログラム : Vivado ツール Tcl バッチファイルの例

前のセクションで説明した IDE フローの代替手段として、非プロジェクトの Vivado ツールフローと組み合わせて使用できる Tcl バッチファイルをここに示します。このフローを正常に実行するには、事前に.bin ファイルを作成しておく必要があります。次の Tcl スクリプトを program_spi.tcl として保存するか、 Vivado ツールでソースを記述するときに必要に応じて命令を調整します。

# Simple Vivado script to program a SPI flash #

# The board should be connected via a programming cable and powered prior to # running.The programming file is specified by the variable

# "programming_files" in this example #

# Run this script from a Vivado command prompt: # vivado -mode batch -source program_spi.tcl open_hw

connect_hw_server -url localhost:3121 current_hw_target [get_hw_targets] open_hw_target

# Set the current Xilinx FPGA device.If more than one FPGA is in the JTAG # chain, you may need to use the get_hw_devices command to help set the proper

# one with the current_hw_target command current_hw_device [lindex [get_hw_devices] 0] # Set my_mem_device variable for the SPI flash device get_cfgmem_parts can be

# used to find the supported flash.See "help get_cfgmem_parts" in the Vivado # Tcl Console when in the Hardware Manager for options which can help narrow # the search.UG908 also lists supported SPI flash devices.Be sure to use the # parts ending with _x1_x2_x4 for width x1, x2, and x4 and parts ending with # _x1_x2_x4_x8 for Dual Quad SPI (x8 width).

set my_mem_device [lindex [get_cfgmem_parts {n25q256-1.8v-spi-x1_x2_x4}] 0] # Set a variable to point the to BIN file to program

set programming_files {top.bin}

# Create a hardware configuration memory object and associate it with the # hardware device.Also, set a variable with which to point to this object set my_hw_cfgmem [create_hw_cfgmem -hw_device \

[lindex [get_hw_devices] 0] -mem_dev $my_mem_device]

# Set the address range used for erasing to the size of the programming file set_property PROGRAM.ADDRESS_RANGE {use_file} $my_hw_cfgmem

# Set the programming file to program into the SPI flash set_property PROGRAM.FILES $programming_files $my_hw_cfgmem

# Set the termination of unused pins when programming the SPI flash set_property PROGRAM.UNUSED_PIN_TERMINATION {pull-none} $my_hw_cfgmem # Configure the hardware device with the programming bitstream

program_hw_devices [lindex [get_hw_devices] 0] # Set programming options

# Do not perform a blank check, but erase, program and verify set_property PROGRAM.BLANK_CHECK 0 $my_hw_cfgmem

set_property PROGRAM.ERASE 1 $my_hw_cfgmem set_property PROGRAM.CFG_PROGRAM 1 $my_hw_cfgmem set_property PROGRAM.VERIFY 1 $my_hw_cfgmem # Now program the part

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SPI フラッシュのプログラムが正常に完了したら、ボードの電源を入れ直すか、 PROGRAM_B をアサートおよびディアサートして、 FPGA のコンフィギュレーションを開始します。コンフィギュレーションの開始から終了までの合計時間は、 Vivado ツールの calc_config_time オプションを使用して計算できます。詳細は、「コンフィギュレーション時間」を参照してください。

付録

プログラム時間

KCU105 ボードで N25QU256A の内容を消去、プログラム、および検証する時間の測定には、 Vivado Design Suite 2014.4 を使用しました。これらの時間は、解凍状態の XCKU040 ビットストリーム (約 128Mb) を対象に、ボードのエンベデッド USB ケーブルを 15MHz で使用して得られました (表 4)。これらの値は、参照用であり保証された値ではありません。

UltraScale FPGA コンフィギュレーションのほかのサイズについては、『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 1] の「デバイスのリソースとコンフィギュレーションビットストリームの長さ」を参照してください。

コンフィギュレーション時間

コンフィギュレーション時間は、コンフィギュレーションビットストリームサイズをコンフィギュレーションレートとコンフィギュレーション幅の積で割った値です。ただし、起動オプション MATCH_CYCLE または LCK_CYCLE の設定など別の要因もいくつかあります。これらのオプションにより、デザイン内部のクロック管理回路がロックまで待機する分だけコンフィギュレーションクロックサイクル数が増加し、その数は変動します。次の式では、これらの設定値が確定していないものとされます。ほかの要因はすべて軽微であり、一次概算では無視できます。 T = コンフィギュレーション時間 (秒) S = ビットストリームサイズ (ビット ) CR = コンフィギュレーションクロックの周波数 (Hz) W = データバス幅 (ビット ) 式 1 内部のコンフィギュレーションクロックソースを使用して CCLK を駆動する場合は、クロック耐性を考慮する必要があ

ります。 UltraScale FPGA の場合は、この耐性パラメーター F_MCCKTOL が UltraScale のデータシートに記載されています。したがって、コンフィギュレーション時間の範囲は次のとおりです。式 2 表 4 : プログラム時間動作時間 (秒) 消去 (1) 163 プログラム 223 検証 62 注記_: 1. 消去の対象となる事前プログラム済みの内容に基づいて、消去時間は大幅に変動する可能性があります。 T = _‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐_{CR W}S_ _ S 1 F+ _MCCKTOL  CR W ‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐ T S 1 F– _MCCKTOL  CR W ‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐  