LSI配線用ナノ炭素材料の合成プロセスに関する研究

LSI配線用ナノ炭素材料の合成プロセスに関する研

究

著者

佐藤 元伸

学位授与機関

Tohoku University

学位授与番号

11301甲第19214号

URL

http://hdl.handle.net/10097/00130557

博士学位論文

LSI 配線用ナノ炭素材料の合成プロセスに関する研究

令和元年度

（令和 2 年 1 月 14 日提出）

東北大学大学院工学研究科

ナノメカニクス専攻

佐藤 元伸

Study of Synthesis Processes of Nanocarbon Materials for LSI Interconnects Motonobu Sato

Abstract

Copper (Cu) interconnects has been used for LSI interconnects. In order to solve the problems such as increase in resistivity, increase in temperature, and increase in current density due to miniaturization of Cu interconnects, carbon nanotube (CNT) and multilayer graphene (MLG) are candidates as emerging research materials (ERM) in the International Technology Roadmap for Semiconductors (ITRS). In this doctoral thesis, the synthesis processes, the electrical characteristics, and the high current reliability of MLG lines and CNT vias/plugs have studied. LSI interconnects need new material technologies those can withstand a high current density of 3 MA/cm2 _{or more,}

beyond 2023. CNT and MLG have lower resistivity, higher thermal conductivity, and higher current tolerance than Cu. CNTs are grown on nanoparticles of catalyst metal, and MLG is grown on a film of catalyst metal. Then, CNTs has been used for material of vias/plugs because they vertically grow from the nano catalysts. On the other hand, MLG has been used for material of lines because it can form a film that is possible to process by lithography.

In this study, MLG has been synthesized by two methods. One is a chemical vapor deposition (CVD) method at low temperatures without any catalysts (Chapter 2). The other is a physical vapor deposition (PVD) method using a catalyst and post-annealing at high temperatures (Chapter 3). In addition, intercalated MLG has been synthesized for low resistivity, and fabricated Co/MLG hybrid lines for low resistivity and high current tolerance (Chapter 4). The CNT via/plug has been fabricated in two methods. One is a conventional method of growing CNT from nanoparticles of catalyst at the bottom of via at low temperatures (Chapter 5). The other is a newly invented method, in which high-quality CNTs grown on another substrate at high temperatures are implanted into via/plug holes (Chapter 6). Furthermore, the improvements of contact resistance for the interface of CNT via / Cu line (Chapter 5) and that of Tungsten (W) via-plug / MLG line (Chapter 6) have been performed. Finally, the connection between CNT via/plug and MLG line has been fabricated and the all-carbon interconnects has been investigated (Chapter 6). The details of each chapter are as follows.

In Chapter 2, in order to synthesize MLG on LSI substrates, it is necessary to fabricate MLG directly on a dielectric film at low temperature (<500 ℃) with low damage. Therefore, by using Photoemission-Assisted Plasma-Enhanced CVD (PAPE-CVD), networked nano-graphite (NNG), which is a kind of MLG, was synthesized directly on silicon oxide (SiO2) without any catalysts. The reduction of the resistivity of NNG and the characteristics of the

NNG lines were investigated. NNG with a resistivity > 10000 μΩ·cm at 450 ℃ (> 1000 μΩ·cm at over 800 ℃) was synthesized on SiO2. Besides, NNG with a resistivity of approximately 600 μΩ·cm at 450 ℃ (the value

excluded the resistance of Ta/TaN) was synthesized on thin Ta/TaN film, which was used as a barrier metal. It has been newly found that NNG with relatively low resistivity could be synthesized at low temperature on thin metal

without catalysis. Since more photoelectrons were emitted from the metal surface than from the SiO2/Si surface,

the plasma current assisted by photoelectrons was about one order of magnitude higher on the metal surface than on the SiO2/Si surface. Therefore, it was considered that C=C sp2 bond increased in NNG due to accelerate the

dissociation of C-H sp3 _{bond of CH}

4 by generating high-density plasma on metal surface. In addition, it was

revealed that the current tolerance of the NNG line was higher than that of the Cu interconnects.

In Chapter 3, MLG was synthesized on SiO2 using a solid-phase reaction method in which the stacked structure

of amorphous carbon (a-C) and cobalt (Co) as catalyst was annealed at high temperature (> 800 ℃). In usually, MLG is precipitated on the surface of the catalytic metal by solid-phase reaction. However, it is difficult to obtain flat MLG on the metal surface, because the roughness of the metal surface increases with metal grain coarsening at high temperature. The flatness of MLG is important for both direct synthesis and transfer onto LSI substrates. Then, in this chapter, MLG was synthesized on flat SiO2 without grain coarsening at high temperature. By stacking

Co/a-C/SiO2/Si-substrate by sputtering deposition, post-annealing in a nitrogen atmosphere, and removing the Co layer,

MLG could be synthesized between Co and SiO2, that is, on SiO2. The MLG synthesis conditions have been

optimized to reduce the resistivity. The dependences of catalytic metal, annealing gas, C thickness ratio, Co/a-C total thickness and annealing temperature were investigated. As the result, MLG with a resistivity of 80 μΩ·cm at 1200 ℃ was synthesized on SiO2 dielectric. In addition, the characteristics of the MLG lines were investigated.

It was revealed that the current tolerance of MLG line was higher than those of Cu interconnects and NNG lines in Chapter 2.

In Chapter 4, MLG intercalating FeCl3 (i-MLG) with hole doping effect was synthesized to further reduce the

resistivity of the MLG obtained in Chapter 3. In addition, Co/MLG hybrid lines were fabricated. Co has lower resistivity than the obtained MLG, and the Co/MLG lines having low-resistivity and high-current-tolerance were investigated. Co/MLG lines is compatible with Co interconnects, which is currently under development for replacement of Cu interconnects. As a result, Co/MLG with a resistivity of 10 μΩ·cm and i-MLG with a resistivity of 6 μΩ·cm were obtained. The intercalation increased the spacing between graphene sheets by 1.6 times and increased the film thickness by 1.6 times. Regarding the current tolerance, it was clarified that the MLG lines and the i-MLG lines have the same current tolerance per graphene sheet. In addition, it was revealed that Co/MLG lines has higher current resistance than MLG lines.

In Chapter 5, Cu vias were replaced with CNT vias. The CNT vias with a density of 3×1011 _tubes/cm2_{, using}

CNTs grown directly from the via bottom at low temperature (<500 ° C) were studied. The contact resistance and the current tolerance on the structure of Cu line(M2) / CNT via / Cu line(M1) have been improved. In order to clarify the effect of improving the contact resistance of Cu line(M2) / CNT via and that of CNT via / Cu line(M1), the samples were prepared with and without CMP process on the top of CNT vias, also prepared with and without removal of the oxide layer at the TaN / Cu(M1) interface. As a result, in the case of CNT via without both improvements, the resistance of CNT via was high and CNT was burned under high current test, because the current paths were localized in the outermost CNTs of the via and the outer shell of the CNT. On the other hand, in the case of CNT via with both improvements, the resistance of CNT via was reduced and the current tolerance was improved by decreasing the current density per one shell of CNT, because the inner shells of CNTs were contributed to the current path. It was also clarified that the lifetime of the interconnect was determined by the electromigration of M1-Cu line and concluded that it is essential to replace Cu lines with MLG lines.

In Chapter 6, as a study on all-carbon interconnects, CNT vias/plugs with MLG lines has been integrated. When CNTs are grown directly from the bottom of vias/plugs, the growth conditions are restricted to LSI substrates, making it difficult to obtain high-quality CNTs. Therefore, novel implant process of CNTs for vias/plugs was developed. The high-quality CNTs at high temperature (> 800 ℃) were grown on another substrate, transferred to the via/plug holes of the LSI substrate, and the CNTs were densified at the time of insert into the via/plug holes.

The electrical contact between the transferred MLG and the implant CNT via/plug was investigated. Firstly, the resistances of the lines formed by the transferred MLG were found to be equivalent to those of the untransferred MLG and were not deteriorated due to the transfer process. Secondly, the contact resistance of the W via/plug and the MLG line could be reduced by using TiN/Ti as contact metal. Since W has high electromigration tolerance, the structure of W vias/plugs with MLG lines is one of the solutions for improving current tolerance. Thirdly, the implanted CNT via/plug with the metal line of Au/Ti was fabricated. The CNT density of the implanted CNT vias/plugs was about 4 times, that is 1.2×1012 _tubes/cm2_{, higher than that of the directly grown CNT vias/plugs.}

Then, the resistances of the implanted CNT vias/plugs were revealed to be lower than those of the directly grown CNT vias/plugs. Finally, based on the above results, the implanted CNT vias/plugs with the transferred MLG lines were fabricated. The contact resistance between the CNT via/plug and the MLG line is quite high and needs to be further improved in the future. In conclusion, it is possible to integrate the implanted CNT vias/plugs with the transferred MLG lines in order to realize all-carbon interconnects.

i

目次

第１章

序論

1.1 半導体市場の年次推移と今後の動向………1 1.2 先端デバイスにおける LSI 配線技術の役割………2 1.2.1 半導体技術ロードマップにおける技術開発目標 1.2.2 LSI 配線の微細化とその課題 1.3 LSI 配線の電流耐性の機構と対策………6 1.3.1 エレクトロマイグレーションの変遷 1.3.2 Cu 配線のエレクトロマイグレーション 1.4 カーボン材料の配線応用………8 1.4.1 カーボン材料の配線応用 1.4.2 カーボン材料の合成方法 1.4.3 カーボン材料の現状と課題 1.5 研究目的と論文構成………10 1.5.1 本研究の目的 1.5.2 本論文の構成 参考文献

第２章

光電子制御プラズマ CVD 法により作製したネットワークナノグラファイトと

その配線の特性

2.1 背景と目的………17 2.2 実験方法………19 2.2.1 光電子制御プラズマ CVD 法 2.2.2 スパッタ PVD 法 2.2.3 NNG 配線の形成プロセス 2.3 結果と考察………23 2.3.1 SiO2 上に直接成長した NNG 膜 2.3.2 NNG 配線の電気特性と電流耐性 2.3.3 ポストアニールによる NNG 膜の低抵抗化 2.3.4 金属薄膜上成長による NNG 膜の低抵抗化 2.4 まとめ………33 参考文献

ii

第３章

スパッタアニール法により作製した多層グラフェンとその配線の特性

3.1 背景と目的………37 3.2 実験方法………38 3.2.1 スパッタアニール法による多層グラフェンの成膜プロセス 3.2.2 スパッタアニール法の成膜条件 3.3 結果と考察………41 3.3-1 積層構造とアニール温度依存性 3.3.2 触媒金属層/カーボン層の膜厚比依存性 3.3.3 膜厚に依存したアニール温度の最適化 3.3.4 触媒金属依存性 3.3.5 アニールガス種依存性 3.3.6 ブレークダウン電流と長期電流耐性 3.4 まとめ………64 参考文献

第４章

メタルハイブリッド、インターカレーションによる多層グラフェンの低抵抗化

とその配線の電流耐性

4.1 背景と目的………69 4.2 実験方法………70 4.2.1 メタルハイブリッド配線とインターカレーション多層グラフェン配線の作製方法 4.3 結果と考察………71 4.3.1 メタルハイブリッド配線、インターカレーション配線の構造評価 4.3.2 メタルハイブリッド配線、インターカレーション配線の抵抗率 4.3.3 メタルハイブリッド配線、インターカレーション配線の電流耐性 4.3.4 最適化された多層グラフェンへのメタルハイブリッドとインターカレーション 4.4 まとめ………80 参考文献

iii

第５章

カーボンナノチューブビアと銅配線の接合とその電流耐性

5.1 背景と目的………83 5.2 実験方法………84 5.2.1 CNT ビア Cu 配線の作製プロセス 5.2.2 CNT ビア抵抗の改善プロセス 5.2.3 CNT ビア Cu 配線の電流耐性の試験方法 5.3 結果と考察………88 5.3.1 CNT ビア Cu 配線のコンタクト抵抗のプロセス依存性 5.3.2 CNT ビア Cu 配線の電流耐性 5.3.3 CNT ビア Cu 配線の電流耐性の温度加速試験 5.4 まとめ………96 参考文献

第６章

カーボンナノチューブプラグビアと多層グラフェン配線の接合

6.1 背景と目的………101 6.2 実験方法………103 6.2.1 多層グラフェンの転写プロセス方法 6.2.2 カーボンナノチューブのインプラントプロセス方法 6.3 結果と考察………105 6.3.1 転写した多層グラフェンの配線評価 6.3.2 Ｗプラグ/多層グラフェン配線の接合評価 6.3.3 インプラントした CNT プラグの構造評価 6.3.4 ＣＮＴプラグ/多層グラフェン配線の接合評価 6.4 まとめ………115 参考文献

第７章

結論

………117

謝辞

………121

研究発表一覧………125

1

第１章

序

_論

1.1 半導体市場の年次推移と今後の動向

半導体デバイスは，急速に普及したスマートフォン，公道でのテスト走行が始まっ た自動運転自動車への搭載はもちろんのこと，製品管理や物流管理用ＩＣタグとして 世の中のあらゆるモノに付与されようとしている．2020 年の東京オリンピックに向け て，第5 世代移動通信システム（5G）の実用化が目前となり，あらゆるモノがインタ

ーネットでつながるInternet of Things (IoT)が今後急速に普及し，通信データ量が 1000 倍になると予想されている[1]．すべての情報を遅延することなく高速処理する技術が 必要であり，半導体デバイスの重要性がますます高くなっている．しかし近年，半導 体産業を取り巻く環境が大きく変化してきている．

Fig. 1-1 は，世界半導体市場統計（World Semiconductor Trade Statistics: WSTS）であ る [2] ．半導体マーケットの市場規模について，Fig. 1-1(a)は地域別，Fig. 1.1(b)は製品 別，Fig. 1-1(c)は IC の内訳について年次推移を示している．Fig. 1-1(a)を見ると，世界

市場は明らかな増加傾向が見られ，特に 2001 年以降アジア太平洋地域における増加 の割合が大きい．しかし，日本においては減少傾向が見られる．Fig. 1-1(b) に示した WSTS の分類を簡単に説明すると，半導体デバイスは，ダイオードやトランジスタな どの単機能半導体素子“Discrete”と，それらを多数に組み合わせて 1 つのチップに回 路を形成した集積回路“IC”，LED や CCD などの“Optoelectronics”，温度や圧力など を感知する“Sensor”などに分けられる．これら 4 つのうち，IC の市場規模が最も大 きく年々増加傾向にある．また，Fig. 1-1(c)は，その IC の内訳である．IC は，デジタ ルIC とアナログ IC に分類され，デジタル IC は，記憶装置である DRAM や SRAM な どの“メモリ”と処理装置である“ロジック”，ロジックの中でもMPU や MCU など は“マイクロ”に分類されている．近年，ロジックとメモリの市場が増加傾向にあり， スマートフォンなどの電子機器，自動車，ロボットなどが半導体市場を牽引している．

2

1.2 先端デバイスにおける LSI 配線技術の役割

1.2.1 半導体技術ロードマップにおける技術開発目標

Table 1-1 は，国際半導体技術ロードマップ（International Technology Roadmap for Semiconductors: ITRS）2013 [3]に記載された技術要求の中から，配線技術に関する主な 部分を抜粋したものである．半導体デバイスの集積度を反映する微細化の技術は，線

Fig. 1.1 WSTS forecasts semiconductor market [2] (a) Geographic area category

(b) Product category

3 幅(Line)と線間(Space)を足したピッチをいかに小さくできるかに依存する．ムーアの 法則[4]により，約 3 年で 0.7 倍に微細化されており，その面積は 0.5 倍，収量は 2 倍 になる．チップサイズが同じなら2 倍のトランジスタを搭載することができる．その 微細化の世代を表す指標として，最小配線ピッチの1/2（Half pitch: hp）を“技術ノー ド”として用い，近年，最小配線ピッチよりはるかに細い MOS トランジスタのゲー ト長の1/2 を“商用ノード”として用いるようになった．現在，商用ノード 10 nm 前 後のプロセスの生産が開始されている．配線幅としては，20 nm 前後である．

Fig. 1-2 は LSI の断面構造 [3] である．現在，配線層数は 10 層以上となり，Metal1(M1) 層，Intermediate(IM)層，Semi-global(SG)層，Global(GL)層で構成されている．IM 層の

最小ピッチはM1 層と同じであり，SG 層の最小ピッチは M1 層の 2 倍，GL 層の最小

Table 1-1 Interconnect Roadmap of ITRS 2012 update [3]

4

ピッチはM1 層の 1.5 倍となっている．微細化と共に保証すべき最大電流密度 Jmax が

大きくなり，2023 年以降 3 MA/cm2_{を越える．これに対応するため，近年，Cu よりエ} レクトロマイグレーション耐性が高いコバルト(Co)が配線材料に用いられようとして いる[5, 6]．Table 1-2 は，新設された国際ロードマップ（International Roadmap for Devices and Systems: IRDS 2018）[7]である．Cu 配線に代わり，Co 配線やルテニウム(Ru)配線 などの金属系材料が使われる計画となっている．

1.2.2 LSI 配線の微細化とその課題

LSI 配線の微細化に伴う主な課題は，配線抵抗(R)の増加と配線間容量(C)の増加によ るRC 遅延の増加の抑制である．配線抵抗の増加を抑制するため，90 nm ノード以降， 抵抗率ρ=2.7 μΩ･cm の Al 配線に代わり，ρ=1.7 μΩ･cm の Cu 配線の導入が進められ た．また，配線間容量の増加を抑制するため，比誘電率(k)の小さい絶縁膜（Low-k 膜）

5

の導入が進められ，ｋ=4.2 程度の SiO2に代わり，k=2.8 程度の SiOC や SiLK が用いら

れるようになった．現在，LSI 配線に用いられている Cu/Low-k 配線の微細化における

主な課題としては，①抵抗率の増加に伴う配線抵抗の増加，②配線間の縮小に伴う容 量の増加，③熱抵抗の増加に伴う配線温度の増加，④電流密度の増加に伴う電流耐性 の低下や配線間の縮小に伴う絶縁耐性の低下，などが挙げられる．

大規模集積回路（Large-scale integrated circuit: LSI）の微細化に伴い，ローカル配線 として用いられる配線層下層Metal1 や Intermediate の銅(Cu)配線は，配線と間隙(Line & Space)の縮小が進み，また，その Cu 配線を接続する Cu ビアの小径化，Cu 配線と MOS-FET を接続するタングステン(W)プラグの小径化が進んでいる．ビアやプラグは， 配線に比べて断面積が小さく，その構造によっては電流密度が高くなる傾向がある． また，配線の細線化，ビアやプラグの小径化により，電気抵抗（R）が高くなるだけで はなく，熱抵抗（Rth）も高くなるため，配線温度が上昇しやすくなる． Fig. 1-3 は，Cu の抵抗率の配線幅依存性である [8]．配線幅が細くなるに従い，抵抗 率が増加することがわかる．配線抵抗は，伝導電子の粒内散乱，粒界散乱，表面散乱 に依存する．配線幅が100 nm 以下になると，粒界散乱と表面散乱の影響が急増し，抵 抗率が増加する．その抵抗率の増加を抑制するため，微細なトレンチやホールへ埋め 込む Cu を高純度化し Cu 結晶粒径を粗大化して，粒界散乱の影響を低減して，Cu 自

6 体のバルク抵抗を低減する試みがある [9]．また，微細化が進むと，Cu 配線の底部と 側壁部を囲っている Cu 拡散バリア層が占める割合が増大し，実効的な抵抗率を増大 させる．この Cu 拡散バリア層を極薄化することで，配線の実効的な抵抗率の上昇を 抑制する技術が研究されている [10]． 配線間あるいは層間絶縁膜の比誘電率の低減は，小分極率化と低密度化した材料開 発とそれにダメージを与えないプロセスの開発に懸かっている．低誘電率化の究極は エアーギャップ化[11]することであるが，エアーギャップ化や多孔質化（ポーラス化） に伴う機械的強度の低下を抑制することが必要である．また，これらのLow-k 化によ り熱抵抗が増大し，配線温度の上昇と信頼性の低下が懸念される． 熱抵抗は，放熱面積に大きく依存し，放熱面積が小さくなるほど熱抵抗が高くなる． また，放熱経路上に存在する配線やビアの金属の熱抵抗だけではなく，熱伝導率が低 い絶縁膜の熱抵抗に大きく依存する．微細化による放熱面積の減少に加え，配線間縮 小に伴う容量（C）増加の抑制，RC 時定数増加の抑制のため，熱抵抗が高い低誘電率 材料の利用（Low-k 化）やポーラス化されるなど，ますます熱抵抗が高くなる傾向に ある． 微細化に伴い少量の原子移動により，配線が破断するため，ストレス誘起ボイド (SIV：Stress-Induced Voiding)耐性やエレクトロマイグレーション(EM：Electro-migration) 耐性の確保，あるいは，配線間が狭くなっているため，配線間絶縁膜経時破壊(ILD-TDDB：Inter-Layer Dielectric Time Dependent Dielectric Breakdown)耐性の確保が難しく なってきている[12]．

1.3 LSI 配線の電流耐性の機構と対策

1.3.1

エレクトロマイグレーションの変遷 エレクトロマイグレーションは，電子流による配線金属の拡散現象である．エレク トロマイグレーションによる金属配線の断線は，拡散する金属原子の流入量と流出量 の差により発生する．流入量の多い箇所にはヒロックの形成が進行し，流出量が多い 箇所にボイドの形成が進行し，最終的に断線に至る．LSI 配線において，エレクトロ マイグレーションが特に問題となる箇所は，金属原子の流入量と流出量が拮抗する配 線中央部分よりも，流入量が少ないビアコンタクトと接続する配線終端部分である．

7 配線材料として古くからAl が用いられてきた．Al 配線の主な拡散経路は，Al 結晶 の粒界である[13]．そのため，配線幅が Al 結晶粒径以下に微細化されると Bamboo 構 造となり，原子の拡散が抑制され，エレクトロマイグレーション寿命の短命が抑制さ れる（つまり，長寿命になる）傾向がある．一方，1997 頃から，配線材料として，Cu が用いられている．Cu 配線の主な拡散経路は，表面・界面である．そのため，Bamboo 構造になっても原子の拡散は抑制されず，配線幅の微細化と共に少量の原子移動によ り断線に至る確率が高くなるため，ますますエレクトロマイグレーション寿命が減少 する傾向にある．それに加え，市場から要求される保証電流密度も高くなっている． そこで，Cu 配線より低抵抗かつ高い電流耐性を有する配線材料の開発が期待されてい る．

1.3.2 Cu 配線のエレクトロマイグレーション

Cu は，融点 1085 ℃，電気抵抗率 1.7 μΩ･cm，熱伝導率 386-402 W/(K･m)の特性を有 し，Cu 配線のエレクトロマイグレーション耐性は，Cu の CMP 表面処理や，Cap 層の メタルや絶縁材料に大きく依存するが，一般的には，許容電流密度106 _A/cm2_のオーダ ーである．しかし，配線幅とビア径が細くなるに伴い，エレクトロマイグレーション 耐性が低下し，許容電流密度が低下し，寿命が短くなる．Cu は表面拡散するため，Cap 層との界面にボイドが形成されることが多い．例えば，ビアに Downstream の電子流 を流した場合，ビア底のバリアメタルと配線の Cu の界面にスリット状ボイドが形成 され断線する．この故障モードは，拡散する Cu の体積が少量で生じるため寿命が短 い．逆に，ビアにUpstream の電子流を流した場合，ビア近傍の配線の上部表面を起点 に配線内にボイドが成長し，徐々に抵抗上昇する．この故障モードは，大きなボイド が形成されるまで Cu が拡散し続けるため寿命が長い．また，Upstream の場合には， ビア内にボイドが形成することもある．これは，Cap 層界面の Cu 拡散よりバリアメ タル界面の Cu 拡散の方が速いことが原因と考えられる．配線内よりもビア内の断面 積が小さいため，拡散する Cu の体積が少量で抵抗増加に至り寿命が短くなる．これ

は，故障時間が二峰性分布(bimodal)を持つときの初期故障(early failure mode)に該当す る．また，W は，融点 3422 ℃ の高融点材料であるため，エレクトロマイグレーショ ン耐性は高いが，電気抵抗率5.6 μΩ･cm が高く，熱伝導率 169-176 W/(K･m)が低いた

め，W プラグを Cu プラグに置き換える試みがある．そのためには，Cu の拡散を抑制

8 トランジスタの信頼性が問題がとなるため，実用化していない．

1.4 カーボン材料の配線応用

1.4.1 カーボン材料の配線応用

ITRS 2013 [3]によると，配線の微細化と共に，配線に流す最大許容電流密度の増大 の要求があり，より高い電流密度に耐える微細配線が必要になっている．カーボンナ ノチューブ(CNT)や多層グラフェン(MLG)は，ITRS の新探究材料（emerging research materials: ERM）[14] に位置付けられ，次世代の LSI 配線材料の一つとして挙げられて いる．また，local 配線への応用だけではなく，Semi-global 配線や global 配線への応用 も考えられている． CNT や MLG は，108～9 _A/cm2_{を越える高い電流密度耐性 [15,} 16]，低い電気抵抗[17-19]，3000～5000 W/(K･m)以上の高い熱伝導率 [20-23] といった優れた特性を持ってい る．アーク放電法で作製した直径8.6 nm の CNT に，1.8×1010 _A/cm2 _{(10.4 mA)，250 ℃，} 334 h の通電試験を行い，抵抗変化しない [15]．これは，活性化エネルギー（Ea）を 0.5eV, 電流密度依存係数（n）を 1 と仮定した場合，1×109 _A/cm2_{，125 ℃の時，>105} h（>10 年）に相当する．これらの特性のため，CNT ビアや CNT プラグは，Cu ビアや W プラグと比較して，高い電流耐性，低い電気抵抗，低い熱抵抗を有することが期待 されている． 配線の温度上昇ΔT は，ΔT = I^2×R×Rth（I：電流，R：電気抵抗，Rth：熱抵抗） で決まるため，低い電気抵抗と低い熱抵抗により，配線の温度上昇を抑制することが 期待できる．前述したように，熱抵抗はビア部分だけ決まるわけではなく，絶縁膜を 含む放熱経路に依存し，熱伝導率が高い金属やCNT の占める割合に大きく依存する． その割合が比較的大きい配線層の熱抵抗は小さいが，逆にその割合が非常に小さいビ ア層の熱抵抗が大きい．ビア層の熱抵抗は絶縁材料とビア材料の並列熱抵抗であるた め，ビア材料の熱抵抗が低くなれば Cu 配線の温度上昇を抑制することが出来る．文 献[22]は，基板温度 105 ℃固定の 14 層 Cu 配線について，Cu ビアの場合と CNT ビア の場合における最上層配線の温度上昇を比較したものである．Cu ビアを CNT ビアに することにより，最上層の配線温度が497 ℃から 155 ℃に抑制される．Cu 配線のエレ クトロマイグレーションの活性化エネルギー（Ea）0.8-1.0 [eV]とすると，寿命（Time

9

to Failure：TF）はアレ二ウス測 TF∝exp(Ea/kT) に従うため，Cu 配線の寿命が 4-5 桁

改善すると見積もられる．CNT ビア/プラグを有する Cu 配線のエレクトロマイグレー ション耐性は，Cu 配線の寿命によって律速すると考えられる．その故障モードは，ビ アDownstream のときのビア直下のスリット状ボイド，または， ビア Upstream のとき の Cu 配線内ボイドとなり，ビア Downstream の寿命によって律速すると考えられる． CNT ビアによって Cu 配線の温度上昇が抑制できれば，Cu 配線の寿命が改善され，律 速するビアDownstream 寿命の改善が期待できる．また，CNT プラグは，W プラグと 同じバリア構造で形成することができ，CNT を成長するための触媒金属は，MOS の シリサイド材料と同じものを使うことが出来るため，Cu プラグに比べ MOS トランジ スタ信頼性の懸念が小さいことが期待できる．

1.4.2 カーボン材料の合成方法

CNT を配線に用いる方法として，金属ブロックから CNT を成長させる方法 [24]， ビア底から垂直成長した CNT をファンデルワールス力で基板に沿うように成長させ る方法 [25]，基板に垂直に成長した CNT 束を倒す方法 [26] などがある．しかし，プ ロセス工程の増加やCNT 長さ制御 [27] など解決しなければならない課題が多い．一 方，多層グラフェン（multilayer graphene: MLG）を配線に用いる場合，従来と同様な 方法により配線加工することが可能で，リソグラフィーによって配線長や配線幅や配 線方向を自由に制御することが可能である．そこで，本研究では，配線部分にはMLG を，ビア部分にはCNT を適用することを目指した． MLG 膜を配線に用いる方法として，別途合成した MLG を LSI 基板上に転写する方 法と，MLG を LSI 基板上に直接成膜する方法が考えられる．高配向熱分解グラファイ ト(HOPG)から MLG を剥離する方法 [28]，SiC 基板の熱分解により表面 Si を昇華させ MLG を得る方法 [29-31]，熱 Chemical Vapor Deposition(CVD)により Ni 触媒 [32-34] や Cu 触媒 [35-37] 金属上に MLG を成長させる方法，分子線エピタキシー法(MBE) [38] などで得られるMLG 膜は，いずれも転写する方法 [39, 40] が必要となる．熱 CVD 法 は，基板上に直接成膜することもできるが，成長温度として800 ℃以上の高温が必要， かつ，数100 nm の厚い触媒金属が必要となり，その厚い触媒金属を除去するプロセス [33] も必要となる．LSI 配線応用のためには，400 ℃程度の温度でしかも厚い触媒金 属を使わずに高品質なMLG を得る成膜技術が必要である．また，LSI 配線の微細化と 共に，母材を囲う高抵抗なバリアメタルが，配線断面積を占める割合が増加しており，

10

高抵抗なバリアメタルが不要で，かつ，低抵抗な配線材料を絶縁膜上に直接形成する 技術が望まれている．

1.4.3 カーボン材料の現状と課題

CNT ビアについて，いくつかの研究グループから報告されている [41-43]．フラン ス原子力庁/電子・情報技術研究所（CEA-LETI）は，5×1010 _tubes/cm2 _{，韓国 Samsung} Electronics は，600 ℃にて 4×1011 _tubes/cm2_{，台湾National Nano Device Laboratories (NDL)} は，650 ℃にて 1.8×1010 _tubes/cm2_{であり，CNT 密度が低く高抵抗であるため，CNT} ビアの電流耐性に関する研究は少ない．CNT 密度が 3×1011 _tubes/cm2_{の CNT ビア配} 線において，ビア１個当たり電流密度5×106 _A/cm2_{，105 ℃において 100 hrs.抵抗変動} がない報告[44]があるが，試験温度や試験電流密度が低く，十分高い信頼性を有して いるとは言い難い．さらなるCNT の高密度化とビアの低抵抗化を行い，高い試験電流 と高い試験温度による信頼性試験が必要となっている．

1.5 研究目的と論文構成

1.5.1 本研究の目的

LSI 配線の微細化に伴う課題を解決し，信頼性の高い LSI 配線を実現するため，Cu

に代わる次世代配線材料として期待されている炭素材料，特にCNT や MLG に関する 新たな技術を確立する．具体的には，CNT や MLG を合成する技術（①）と合成した CNT や MLG を転写する技術（②），あるいは，LSI 基板上に直接 CNT や MLG を合成 する技術（③）の研究開発を行い，合成したCNT や MLG の特性を最大限に発揮する ためのプロセスインテグレーション技術（④），導入された CNT ビアや MLG 配線の 電流耐性や絶縁耐性といった信頼性改善技術（⑤），MOS トランジスタなど他のデバ イス素子に影響しないプロセスインテグレーション技術（⑥）など，CNT や MLG を LSI 配線に導入するために研究開発しなければならない技術が数多くある． 本研究は，第2 章と第 5 章で MLG や CNT を LSI 基板上に直接合成し，横配線やビ アの抵抗低減と電流耐性の改善を行い，③④⑤についての研究を行う．また，第3 章 と第 4 章で高温合成により MLG の低抵抗化とその電流耐性を評価し，①⑤について

11 の研究を行う．さらに，第6 章で CNT をビア内に転写し，その上部に MLG を配線層 として転写した接合構造を作製し，配線コンタクト抵抗の低減を試み，②④について の研究を行う．

1.5.2 本論文の構成

本論文は全7 章から成り立っており，第 1 章は研究背景と目的について，第 2 章か ら第4 章はカーボン横配線の研究について，第 5 章はカーボン縦配線のビアの研究に ついて，第6 章はオールカーボン配線を目指したカーボン横配線とカーボンプラグビ アの接続の研究について述べ，第7 章で結論をまとめる構成となっている．各章の内 容を以下に簡潔にまとめる． 第 1 章では，LSI 配線の微細化に伴う課題をまとめ，次世代配線材料であるカーボ ン材料に求められる特性についてまとめる．特に Cu 配線の課題とそれを解決するた めのCNT と MLG に期待する効果をまとめ，本研究における背景と目的を明らかにす る． 第2 章では，カーボン横配線の実現を目指し，LSI 基板上に MLG を合成するため、 低温（<500 ℃）かつ絶縁膜上に直接かつ低ダメージで成膜できる手法、光電子制御プ ラズマCVD 法を用いて，触媒金属を使わず直接シリコン酸化膜(SiO2)上に MLG の一 種であるネットワークナノグラファイト(NNG)を合成し，NNG の低抵抗化とその配線 特性についての研究をまとめる． 第3 章では，引き続きカーボン横配線の実現を目指し，第 2 章とは別の合成方法を 検討する．除去可能な積層構造で触媒金属を用い，スパッタ法により触媒金属コバル ト(Co)とアモルファスカーボン(a-C)を積層し，高温（>800 ℃）アニールする固相反応 法を用いて，SiO2上にMLG の合成を行う．通常の固相反応では，触媒金属表面に MLG が析出するため，平坦な MLG を得ることが困難となるが，本研究では，高温アニー ルによって結晶成長しない平坦なSiO2上にMLG を合成する．合成プロセス条件の最 適化を行い，MLG を Co と SiO2の間，すなわちSiO2上に合成し， MLG の低抵抗化 とその配線特性についての研究をまとめる． 第4 章では，第 3 章で得られた MLG のさらなる低抵抗化と高信頼化を目指し，2 つ の方法を検討する．ホールドープ効果のある FeCl3をインターカレーションし，MLG の低抵抗化とその配線特性についての研究をまとめる．また，次世代材料として実用 化が検討されている Co を用いて，Co/MLG ハイブリッド配線を作製し，低抵抗かつ

12 高電流耐性のCo/MLG 配線についての研究をまとめる． 第5 章では，カーボンビアの実現を目指し，密度が 3×1011 _tubes/cm2_{のCNT を低温} （<500 ℃）でビア底から直接成長させた CNT ビアを用い，Cu 配線/CNT ビア/Cu 配線 の接合構造を試作し，CNT ビア抵抗の低減と電流耐性向上のため，プロセス改善につ いての研究をまとめる． 第 6 章では，オールカーボンのプラグビア配線の実現を目指して，MLG 配線/CNT プラグビアの接合構造を試作し，コンタクト抵抗についての研究をまとめる．高品質 で低抵抗なMLG や CNT は合成温度などが制約された条件下で得ることが困難である ため，別途合成した高品質で低抵抗な MLG と CNT を LSI 基板に転写する．CNT を プラグやビアに転写する新規プロセスを考案し，プラグやビア内の CNT を高密度低 抵抗に変換可能な転写方法を用いて、MLG 配線との接続についての研究をまとめる． 第7 章は本研究の結論である．

13

参考文献

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17

第２章

光電子制御プラズマ

CVD 法により作製したネット

ワークナノグラファイトとその配線の特性

2.1 背景と目的

Cu 配線のエレクトロマイグレーションは、ビア下の配線部分に生じるスリット状ボ イドで寿命が決まることが多い。また、Cu 配線のエレクトロマイグレーションには長 さ依存が有り，臨界長以下の配線長になるとエレクトロマイグレーション耐性が高く なる．したがって，ビアなどのようなに短い部分をバリアメタルで囲い込むことでビ アのエレクトロマイグレーション耐性を高くし，長い横配線をカーボン配線にするこ とが重要であると考えられる。実際に，ビア部分にカーボンナノチューブ(CNT)を，配 線部分には銅(Cu)配線を用いた CNT ビア Cu 配線を作製し，その電流耐性を評価する と，Cu 配線のエレクトロマイグレーションにより断線し，Cu 配線で寿命が律速する ことが確認できる [1]．LSI 配線の電流耐性を改善するためには，この Cu 配線をエレ クトロマイグレーション耐性の高いカーボン材料に置き換える必要がある． カーボン材料としては，CNT や多層グラフェン(MLG)がその候補として考えられる． CNT を配線に用いる方法として，金属ブロックから CNT を成長させる方法 [2]，ビア 底から垂直成長した CNT をファンデルワールス力で基板に沿うように成長させる方 法 [3]，基板に垂直に成長した CNT 束を倒す方法 [4] などがある．しかし，プロセス 工程の増加やCNT 長さ制御 [5] など解決しなければならない課題が多い．一方，MLG を配線に用いる場合，従来と同様な方法により配線加工することが可能で，リソグラ フィーによって配線長や配線幅や配線方向を自由に制御することが可能である．そこ で，本章では，配線部分にMLG を適用することを目指した． MLG 膜を配線に用いる方法として，別途合成した MLG を LSI 基板上に転写する方 法と，MLG を LSI 基板上に直接成膜する方法が考えられる．高配向熱分解グラファイ ト(HOPG)から MLG を剥離する方法 [6]，SiC 基板の熱分解により表面 Si を昇華させ

18

MLG を得る方法 [7-9]，熱 Chemical Vapor Deposition(CVD)により Ni 触媒 [10-12] や Cu 触媒 [13-15] 金属上に MLG を成長させる方法，分子線エピタキシー法(MBE) [16] などで得られるMLG 膜は，いずれも転写する方法 [17, 18] が必要となる．熱 CVD 法 は，基板上に直接成膜することもできるが，成長温度として800 ℃以上の高温が必要， かつ，数100 nm の厚い触媒金属が必要となり，その厚い触媒金属を除去するプロセス [11] も必要となる．LSI 配線応用のためには，400 ℃程度の温度でしかも厚い触媒金 属を使わずに高品質なMLG を得る成膜技術が必要である．また，LSI 配線の微細化と 共に，母材を囲う高抵抗なバリアメタルが，配線断面積を占める割合が増加しており， 高抵抗なバリアメタルが不要で，かつ，低抵抗な配線材料を絶縁膜上に直接形成する 技術が望まれている．

光電子制御プラズマCVD (Photoemission-Assisted Plasma-Enhanced CVD: PAPE-CVD) 法[19]は，触媒金属を使わずに直接絶縁膜上に MLG の一種であるネットワークナノグ ラファイト(NNG)膜を成膜する方法である [20, 21]．LSI 基板上に MLG を合成するた め、低温（<500 ℃）かつ絶縁膜上に直接かつ低ダメージで成膜できる手法である．本 章では，この成膜方法を用いて，シリコン酸化膜(SiO2)上に直接成膜した NNG 膜につ いて，その膜構造と電気抵抗について検討を行った．また，成膜した NNG 膜の低抵 抗化のためポストアニールの検討を行った．触媒金属を使わず直接絶縁膜上にカーボ ン膜を成膜する方法として，スパッタ法も比較検討した．得られた NNG 膜を配線加 工し，その電気特性，電流耐性，熱的安定性について検討した[22, 23]．

(a) Non-metal photoemission (b) Metal photoemission Fig. 2-1 Schematic of photoemission-assisted plasma-enhanced CVD (PAPE-CVD) system [22, 23]. The UV light is irradiated into Si of SiO2/Si substrate (a) and Ta as electrode (b) for photoemission. Photoelectrons are accelerated by an applied voltage. The DC discharge plasma of Ar is activated by the accelerated photoelectrons. NNG film can be grown directly on SiO2 dielectric without any catalysts.

Ta Plasma Heater Electrode Xe excimer lamp V I

e

- Quartz Mo V I

e

-SiO2 Si

19

2.2 実験方法

2.2.1 光電子制御プラズマ CVD 法

Fig. 2-1(a) に光電子制御プラズマ CVD 法の装置の概略図を示す．Xe エキシマランプ の紫外線(UV)光(λ= 172 nm)を SiO2/Si 基板に照射し，Si から光電子を放出させる．そ の光電子は印可電圧により加速され，アルゴン(Ar)ガスを電離させ直流プラズマが生 成する．このプラズマ中に導入したメタン(CH4)ガスが分解し，NNG 膜が SiO2/Si 基板 上に成膜される．Fig. 2-1(b) は，SiO2/Si 基板からの光電子放出に加え，金属電極から

の光電子放出も利用した光電子制御プラズマ CVD 法を示す．どちらも触媒なしに

SiO2/Si 基板上に直接成長を行うことができるが，金属電極を用いることで，高密度な

プラズマが生成し，効率的にNNG 膜を成長させることが可能となる．Fig. 2-2 は，プ

ラズマ放電電流の比較である．金属電極を用いることで1 桁高いプラズマ放電電流が

得られることがわかる．このときの成長条件は，基板温度400 ℃ (ヒーター温度 600 ℃)，

CH4/Ar = 1/10，圧力 100 Pa，印加電圧 270 V，放電電流 1.5 mA である．Fig. 2-3 は，成

膜中のプラズマの様子とSiO2/Si 基板上に得られた NNG 膜の写真である．金属電極を

用いた場合，金属電極付近に明るいプラズマが観測され，その近傍に厚い NNG 膜が

得られる．膜厚分布を改善する方法としては，Fig. 2-4 を見てわかるように，リング状

の金属電極を用いることで，膜厚分布を改善することが可能である．

Fig. 2-2 Discharge plasma currents under PAPE-CVD using Ta and SiO2/Si photoemission [22]. The plasma current by photoemission from metal is one order of magnitude higher than that from Si of SiO2/Si substrate.

1.E-05 1.E-04 1.E-03 1.E-02 0 100 200 300 400 500 600 D isch ar ge P la sm a C ur re nt [ A ] Time [sec] 10-2 10-3 10-4 10-5

Metal photoemission (Ta)

20

2.2.2 スパッタ PVD 法

触媒金属を使わず直接絶縁膜上にカーボン膜を成膜する方法の比較として，Physical

Vapor Deposition(PVD)であるスパッタ法でも作製した．Fig. 2-5 に示すマグネトロンス

パッタ法を用いて，SiO2/Si 基板上にアモルファスカーボン(a-C)を室温にて成膜した．

スパッタターゲットの直径は4 インチ，基板の直径は 3 インチである．スパッタ前の

到達真空度は1×10-6 _{Pa，スパッタ時の圧力は 1 kPa，Ar 流量は 30 sccm であった．投} (a) Non-metal photoemission (b) Metal photoemission

Fig. 2-3 Photographs of the photoemission-assisted plasma and the film

(a) The low-density plasma by photoemission from Si of SiO2/Si substrate is dark and the film is thin. (b) The high-density plasma by photoemission from metal is bright and the film is thick, resulting in high growth rate.

21 入電力は250 W であった．膜のアニールには，大気圧の N2雰囲気にて，Rapid thermal anneal (RTA)炉を用いた．

2.2.3 NNG 配線の形成プロセス

Fig. 2-6 は，NNG 配線の形成プロセスである．まず，光電子制御プラズマ CVD 法， あるいは，スパッタPVD 法により，SiO2/Si 基板上に NNG 膜を膜厚約 100 nm を成長 させる（Fig. 2-6 (a)）．フォトレジストを用いてパターンを形成し（Fig. 2-6 (b)），Ar+

イオンミリングにて素子分離を行う（Fig. 2-6 (c)）．その後，電気特性を測定するため

のプローブPAD を形成するため，フォトレジストを用いてパターンを形成し（Fig.

2-6 (d)），コンタクトメタルとして Ti(10 nm)と低抵抗電極として Au(300 nm)を電子ビー ム(EB)蒸着法により連続成膜し（Fig. 2-6 (e)），最後に，不要な Au(300 nm) / Ti(10 nm)

をリフトオフすることで，金属電極を有したNNG 配線を形成した（Fig. 2-6 (f)）．NNG

配線の配線幅W = 5～50 μm，配線長 L = 2～50 μm の Transfer Length Method (TLM)パ ターン[24-27]を形成した．Fig. 2-7 に Au/Ti 電極を形成した NNG 配線の顕微鏡写真と

断面TEM 像を示す．Fig. 2-8 に抵抗や電流耐性試験の測定系を示す．

22

Fig. 2-8 Measurement system of the resistance and reliability test of NNG wires with Au/Ti electrodes.

Fig. 2-6 Process flow for NNG wires [22,23].

NNG (100 nm) is grown on SiO2 (350 nm) using PAPE-CVD of metal photoemission at 400 ℃. Ar+ ion milling is used for isolation of the NNG wires. Au (300 nm) / Ti (10 nm) electrodes are formed by a lift-off process.

Fig. 2-7 Optical microscope (a, b) and cross-sectional TEM (c) images of NNG wires with Au/Ti electrodes for TLM pattern. [22,23]

23

2.3 結果と考察

2.3.1 SiO

2

上に直接成長した

NNG 膜

Fig. 2-9 は，SiO2上に直接成膜したカーボン膜とHOPG の断面 TEM 像である．Fig. 2-9 (a)は，高配向熱分解グラファイト(HOPG)，Fig. 2-9 (b)は，光電子制御プラズマ CVD 法にて400 ℃で成膜した NNG 膜，Fig. 2-9 (c)は，スパッタ PVD 法にて室温で成膜し たa-C 膜，Fig. 2-9 (d)は，それを 800 ℃でポストアニールした NNG 膜である．HOPG では，グラフェンシートが等間隔に積層した構造が観察できる．一方，光電子制御プ

Fig. 2-9 Cross-sectional TEM images of HOPG (a) and films grown on SiO2 dielectric (b-d) [23]. The PAPE-CVD film at 400 ℃ growth contains networked-nanographite (NNG) (b). In contrast, the sputtered film deposited at room temperature does not contain nano-sized graphite (c) and the film annealed at 800 ℃ is seemed to be a lot of short-lines as nano-sized graphite (d).

24 ラズマCVD 法にて SiO2上に直接成長した膜は，ナノサイズのグラファイトがネット ワークを形成しているように見える．そこで，この膜をNetworked-Nanographite (NNG) と呼んでいる．特に，光電子制御プラズマCVD 法にて作製した NNG 膜は，SiO2界面 付近で基板に平行に成膜されているように見える．これに対して，スパッタPVD 法に て成膜したa-C 膜には，NNG らしき構造は見られない．また，それを 800 ℃でポスト アニールした膜においても，僅かに線状に繋がる NNG 様構造が増加しているように 見えるが，CVD 法で作製した NNG とは異なる構造であることが分かる． Fig. 2-10 は，ラマンスペクトルである．1580 cm-1_{のG バンドは，C＝C sp}2_結合の伸 縮振動モード，1350 cm-1_{の D バンドは，グラファイトの六員環の放射状呼吸様振動}

（radial breathing mode）である．欠陥のないグラファイトの場合は隣の六員環が障害

となるためD バンドの振動は誘起できず，D バンドは現れない．従って D バンドは欠 陥量の目安として利用できる．また，1605 cm-1_{のD’バンドは，グラフェンエッジに起} 因した振動モードである [28-30]．HOPG は，D と D’バンドの強度が比較的大きく観 測されるエッジ部分を測定した．スパッタPVD で成膜した a-C 膜は，G バンドから D バンドにかけて連続的な非常にブロードなスペクトルを示し，アモルファスであるこ とを示している．一方，光電子制御プラズマ CVD 法にて 400 ℃で成膜した NNG 膜 は，D と D’バンドの強度が比較的大きく，欠損を多く含む．HOPG と比べて NNG 膜 は，I(D)/I(G)比，あるいは，I(D’)/I(G)比が大きくエッジ成分が多いことがわかった．以 上から，NNG 膜は，ナノサイズのグラファイト構造を有し，そのドメインサイズは， 数nm～数 10 nm であることがわかった．今後，ドメインサイズを拡大するため，成長 条件を最適化する必要があることがわかった．

Fig. 2-10 Raman spectra of HOPG, NNG grown by PAPE-CVD at 400 ℃, and a-C deposited by PVD at room temperature on SiO2 dielectric [23]

1300 1400 1500 1600 1700 In te ns ity [a rb . u ni t] Raman Shift [cm-1_] a-C (PVD@RT) D G D’ NNG (CVD@400℃) Edge of HOPG

25 Fig. 2-11 は，NNG と HOPG の電気伝導に関する温度依存性である．温度が高くな るほど電気伝導が増加し，半導体的な依存性を示すことがわかる．また，NNG の温度 依存性は，HOPG と同等であることがわかる．これは，NNG のドメインまたはドメイ ン間の構造がHOPG と同様な構造を有し，同様なキャリア発生または伝導機構を有し ていることを示唆する．温度依存性が非常に小さく，活性化エネルギーEa は 0.04 eV 以下である．この結果は，グラフェンの温度特性，Q. Shao et al.[31]の結果と同様な傾 向を示している．

2.3.2 NNG 配線の電気特性と電流耐性

Fig. 2-12 は，膜厚約 100 nm の NNG 配線のシート抵抗(Rs)，コンタクト抵抗(2Rc)， コンタクト抵抗率(Rc･W)の配線幅依存を示す．NNG 配線の配線幅 W = 5～50 μm，配 線長L = 2～50 μm の TLM パターンを用いた．シート抵抗と膜厚から，NNG 膜の抵抗 率は，約1×105 _{μΩ･cm と高い値であった．コンタクト抵抗 2Rc は，配線幅 W の減少} と共に増加し，Rc･W は一定となっていることから，コンタクト抵抗率は，コンタク ト面積ではなくコンタクト幅で決まっていることがわかった．したがって，電流経路 は，Fig. 2-6 の断面 TEM に示した個所において，Au/Ti 電極の端から NNG 配線に流入

していると考えられる．この電流経路は，グラフェンに金属電極を形成した K.

Nagashio et al. [32] の報告と同様である．NNG のシート抵抗 Rs が，Au/Ti 電極の Rs に Fig. 2-11 Temperature dependence of electrical conduction in NNG and HOPG [22,23]. The conduction increases as the ambient temperature increases. The activation energy (Ea) of carrier in NNG is 0.04 eV and almost the same as that in HOPG. NNG consists of domains of graphite. 0.1 1 10 0 0.005 0.01 I/I (R T ) 1/T [1/K] NNG HOPG I∝exp(-Ea/kT)

26 比べ，桁違いに高いためと考えられる．このことから，コンタクト抵抗の低減のため にも，NNG の抵抗率を低減する必要がある． Fig. 2-13 は，NNG 配線に対する電流耐性試験中の抵抗値の経時変化である．電流密 度5×105 _A/cm2_{，雰囲気温度350 ℃（NNG 配線温度 Tj は，ジュール発熱により約 400 ℃} に上昇）にて通電試験を行った．TLM パターンを用い，配線幅 W = 5 μm，配線長 L = 2 μm，3μm，5 μm の各配線の経時変化を示した．また，各測定時間でのシート抵抗 Rs

Fig. 2-12 Line width dependence of sheet resistance (Rs), contact resistance (2Rc), and contact resistivity (Rc･W) for NNG wires with Au/Ti electrodes [22,23].

The contact resistance increases with decreasing the line width. The contact resistivity is dominated by the line width of the contact edge, because the current passes through Au/Ti on NNG. 0 5000 10000 15000 20000 0 2000 4000 6000 8000 10000 0 10 20 30 40 50 60 Rc ꞏW [ Ωꞏ μm] Rs [ Ω /s q] , 2R c [Ω ] W [μm] Rs 2Rc RcꞏW

Fig. 2-13 Resistance change of NNG wires with Au/Ti electrodes in TLM pattern during current test with 0.5 MA/cm2 _{at an ambient temperature (Ta) of 350 ℃ [22,23].}

The wire temperature (Tj) increased to 400 ℃ due to Joule heating. Sheet resistance gradually decreased during the test.

0 1000 2000 3000 4000 5000 0.1 1 10 100 1000 Rs [Ω /s q], 2 R c[ Ω ], R [Ω ] Time [h]

Rs

2Rc

5um 3um 2um

27 とコンタクト抵抗2Rc を算出し，その経時変化を示した．シート抵抗は時間と共に減 少し，コンタクト抵抗も僅かに減少していることがわかる．また，200 hrs.以上経過し ても断線はしなかった．Fig. 2-14 に評価パターンは異なるが Cu 配線の電流耐性と比 較した結果を示す．同一温度と同一電流密度で比較すると，NNG 配線は Cu 配線より 高い電流耐性を示すことがわかった． 次に，通電試験でNNG 配線のシート抵抗 Rs が徐々に減少した原因が，通電試験中 に印可した電流に起因しているのか，あるいは熱に起因しているのかを調べるため， Fig. 2-14 Current tolerance of the NNG wire and Cu wires [23].

There was no failure over 200 h in the NNG wire. NNG wire can sustain a higher current density than Cu wire.

1 10 100 1000

1.E+05 1.E+06 1.E+07 1.E+08

Ti m e to Fa ilu re [h ]

Current Density in Line [A/cm2_]

106 105 ₁₀7 ₁₀8 NNG Cu No failure TF∝J-n_・exp(E a/kT) 400℃

Fig. 2-15 Sheet resistance (Rs) and contact resistance (Rc) changes in NNG wires after current test (EM) and high-temperature storage tests (HTS) [23]. (Ta: Ambient temperature, Tj: Wire temperature during current test) The decrease of Rs during current test is caused by an annealing effect. 0 0.2 0.4 0.6 0.8 1 Ta=350°C HTS(254h) Ta=350°CTj=400°C EM(208h) Ta=400°C HTS(262h) R/ R (in it) Rs Rc

28

電流電圧を印可しない高温放置(High Temperature Storage : HTS)試験を行った．高温放

置温度は，Ta = 350 ℃と 400 ℃である．これらの温度は，通電試験時の雰囲気温度 Ta = 350 ℃とジュール発熱を含めた配線温度 Tj = 400 ℃と同じ温度に設定した．その結 果をFig. 2-15 に示す．縦軸は，試験前後の抵抗変化の割合であり，室温にて測定した 値である．試験時間が異なっているが抵抗値の変化から比べると十分比較可能な範囲 である．通電試験時のシート抵抗Rs の減少の割合は，Ta = 400 ℃の高温放置と同じ割 合であることがわかった．したがって，通電試験時のシート抵抗Rs の減少は，電流に 起因した効果ではなく熱に起因した効果であり，ポストアニールによって NNG 膜の 抵抗率が低減できる可能性を示す結果であると考えられる．

2.3.3 ポストアニールによる NNG 膜の低抵抗化

前節から，ポストアニールによりNNG 膜の抵抗率が低減できる可能性がある．Fig. 2-16 は，CVD で 400 ℃成膜した NNG 膜について，抵抗率のポストアニール温度依存 性である．比較として，PVD で室温成膜した a-C 膜の結果も示す．アニール温度が， CVD 成膜温度である 400 ℃以下では，NNG 膜の抵抗率低減は小さい．しかし，CVD 成膜温度である400 ℃を越えると抵抗率が減少し，800 ℃で約 1 桁程度低減すること がわかった．比較として，室温で成膜したスパッタPVD 膜で同様にポストアニールを 行ったところ，アニール温度の増加と共に抵抗率が約3 桁低減し，600 ℃以上では低 減幅が小さいことがわかった．結果として，CVD 膜より PVD 膜の方が，ポストアニ Fig. 2-16 Resistivity of CVD and PVD films after post-annealing [23].

The resistivity decreases as the annealing temperature increases, especially at temperatures exceeding the deposition temperature. The resistivities of PVD films are lower than those of CVD films after annealing at 600 ℃ and over.

0 200 400 600 800 1000 R esi st iv ity [ Ω ･cm ] Annealing Temperature [°C] 106 104 103 102 101 105 107 CVD film @400℃ PVD film @RT HOPG // HOPG ⊥

29 ールによって低抵抗化することがわかった． Fig. 2-17(a), (b) は，CVD 膜と PVD 膜のポストアニール後のラマンスペクトルであ る．また，Fig. 2-17(c), (d) は，各膜の G(D’を含む)/D 比と G(D’)バンド位置のアニール 温度依存性である．CVD で 400 ℃成膜した NNG 膜は，アニール温度に寄らず，D と D’バンドが見られ，欠陥やエッジ成分が多い．また，抵抗率が低減した 800 ℃で D’/D 比からD’が減少し，同時に，D’位置が G バンド側へシフトしており，エッジ成分の減 少とsp2_{成分の増加を示唆するスペクトルの変化が見られる．一方，PVD で室温成膜} したa-C 膜は，アニール温度が高くなると共に，D と D’バンドが見られるようになり， 欠損やエッジの多いグラファイトが増加したと考えられる．また，1000 ℃アニールに おいて，D’/D 比と D’位置が，CVD で 400 ℃成膜した NNG 膜の as-depo（アニール温 度が室温の値）と同等になり，NNG 様構造になっていると考えられる．

(a) CVD films (b) PVD films

(c) G(D’)/D ratio (d) G(D’) peak position

Fig. 2-17 Raman spectra of HOPG, CVD films, and PVD films after post-annealing [23]. CVD film contains graphene with a lot of grain boundaries, with the change in structures being small after annealing. PVD film after annealing at 1000 ℃ has formed NNG, the same as CVD films. 1300 1400 1500 1600 1700 In te ns ity [ arb . u ni t] Raman Shift [cm-1_] 1300 1400 1500 1600 1700 In te ns ity [ ar b. un it] Raman Shift [cm-1_] As-depo 200℃ 400℃ 600℃ 800℃ 1000℃ Edge of HOPG As-depo 200℃ 400℃ 600℃ 800℃ 1000℃ Edge of HOPG D G D’ D G D’ 0.6 0.8 1.0 1.2 1.4 0 200 400 600 800 1000 G/ D Annealing Temperature [°C] PVD films CVD films 1530 1540 1550 1560 1570 1580 1590 1600 1610 0 200 400 600 800 1000 G po si tion [ cm -1] Annealing Temperature [°C] CVD films PVD films

30

S. Zhang らは，Electron energy loss spectroscopy (EELS) analysis と Raman Spectroscopy

の相関から，スパッタしたa-C 膜について，sp3_{成分は，D/G 比に反比例し，G バンド} ピーク位置は，sp3_{成分の増加と共に減少することを示した [33]．これは，sp}2_成分は， G/D 比に反比例し，G/D 比の減少と共に sp2_{が増加し，G バンドピーク位置は，sp}2_成 分の増加と共に増加することを示唆しており，以下のXPS の結果を加味すると，同様 な結果となっている． Fig. 2-18(a), (b) は，CVD 膜と PVD 膜のポストアニール後の XPS スペクトルであ る．SPring-8 の BL47XU にて，硬 X 線光電子分光法(HAXPES)をバルク敏感で測定し た．得られたC1s スペクトルについて，C(O)O，C=O，C－O，C－H sp2_/sp3_{，C－C sp}3_，

(a) CVD films (b) PVD films

(c) C1s peak energy (d) Amount of sp2 _bonding

Fig. 2-18 XPS spectra of HOPG, CVD films, and PVD films after post-annealing [23]. The lower energy shift of C1s peak reflects the amount of C=C sp2 _{bonding. The sp}2 _ratios increases as the annealing temperature increases. In addition, the sp2 _{ratios in PVD films are} higher than those in CVD films after annealing at 600 ℃ and over.

283 284 285 286 287 In te ns ity [a rb . u ni t]

Binding Energy [eV] 283 284 285 286 287 In te ns ity [ ar b. un it]

Binding Energy [eV]

200℃ 400℃ 600℃ 800℃ HOPG As-depo 200℃ 400℃ 600℃ 800℃ 1000℃ sp3 _sp2 As-depo C-H C-O HOPG C-C C=C sp3 _sp2 C-H C-O C-C C=C 60 70 80 90 100 0 200 400 600 800 1000 sp 2/(s p 2+s p 3) [% ] Annealing Temperature [°C] CVD films PVD films 284.3 284.4 284.5 284.6 284.7 0 200 400 600 800 1000 C 1s Pe ak En er gy [ eV] Annealing Temperature [°C] PVD films CVD films