PowerPoint プレゼンテーション

平成１７年度　前期　大学院

情報デバイス工学特論

第２回

CMOSFETの更に進んだ特性

NMOSFET 基本直流特性

GS T DS

V

−

V

>

V

(

)

1

2

(

)

1

2

D GS T DS DS DS

I

=

β

⎡

_⎢

V

−

V V

−

V

⎤

_⎥

+

λ

V

⎣

⎦

0

DS GS T

V

>

V

−

V

>

(

) (

2

)

1

2

D GS T DS

I

=

β

V

−

V

+

λ

V

n ox

W

C

L

μ

β

=

(

)

線形領域

飽和領域

理想トランジスタ・モデル

2

2

2

A S F BS T fb F ox

qN

V

V

V

C

ε

φ

φ

−

=

+

+

C i fb M F

E

E

V

q

χ φ

−

= Φ − −

−

V_B V_S V_G V_D V_B V_S V_G V_D ソース・ドレインの内、電位の 低い方をソースと定義する ソース・ドレインは構造上同じで あるが動作上では大きく異なる P L W N N

寄生素子

R

_S

R

_D

R

_G

C

_GS

C

_GD

C

_GB

Body

Drain

Gate

C

_SB

C

_DB

Source

n+ _n+

Gate

Source

_Drain

Body

ゲート酸化膜

寄生抵抗

R_S R_D R_G C_GS C_GD C_GB C_SB C_DB Body Source Drain Gate

(

)

DS DS D S D

V

=

V

′

+

I

R

+

R

GS GS D S

V

=

V

′

+

I R

本来のトランジスタにかかる電圧 V_DS I_D

(

)

DS D S D V I R R Δ = + 本来の特性 V_GS I_D GS D S V I R Δ = 3/ 2 2 D S D I βR I Δ ≈ R_D ：線形領域で重要 R_S ：すべての領域で重要 R_G ：交流で重要 3/ 2 2 D S D I βR I Δ ≈

測定データから寄生抵抗を求める方法

D I I_D V_GS=V_DS 0 2 VGS GS D GS D V I dV I −

∫

傾き= 2 β V_T Sanchez et al (2002)

(

V_GS −V_T − 2I_D β

)

I_D V_GS=V_DS R_S

飽和領域を用いる方法

線形領域を用いる方法

R_D+R_S ( ) 1 V_GS−V_T−I R_{D S} DS D V I 傾き= 1/β 加藤(1997) データが直線 に乗るようにR_S, V_Tを定める V_DS ~ 0.02V

寄生容量

N N P 反転層 R_S R_D R_G C_GS C_GD C_GB C_SB C_DB Body Source Drain Gate N N P N N P 空乏層 Subthreshold 領域 線形領域 飽和領域 2 ox WLC

C

GS

C

_GD V_GS> V_T DS GS T V V −V 1 2 3 ox WLC

C

_GC V_GS V_T 2 ox WLC ox WLC

C

_GB V_DS> 0

C

_GC V_T+V_DS

C

_GD

C

_GS 2 3 ox WLC C_GSO C_GDO C_GC C_GC （フリンジ容量 C_GSO, C_GDO を除く）の成分 2 2 1 1 3 2 GS ox X C WLC X ⎡ _{⎛ − ⎞} ⎤ = _⎢ −_{⎜ ⎟ ⎥} − ⎝ ⎠ ⎢ ⎥ ⎣ ⎦ 2 2 1 1 3 2 GD ox C WLC X ⎡ _{⎛ ⎞} ⎤ = _⎢ −_{⎜ ⎟ ⎥} − ⎝ ⎠ ⎢ ⎥ ⎣ ⎦ DS GS T V X V V = −

0.E+00 1.E-04 2.E-04 3.E-04 4.E-04 -1 0 1 2 3 1.E-15 1.E-14 1.E-13 1.E-12 1.E-11 1.E-10 1.E-09 1.E-08 1.E-07 1.E-06 1.E-05 1.E-04 1.E-03 -1 0 1 2 3

ＯＦＦ電流

電子・ホール対形成による電流 n

J

qR

∇ ⋅

=

OFF

I

−

q RdV

∫

R

: 単位体積・単位時間あたりの再結合数

-R

J

_n

source

drain

I

_OFF

−R

: 単位体積・単位時間あたりの対形成数 V_GS [V] I D [A] Subthershold 電流領域 I D [A] OFF電流 E_C E_V

Shockley-Read-Hall (SRH) 再結合

(

1

)

n T T

c nN

−

f

e N f

n T T

c pN f

p T T

e N

p T

(

1

−

f

T

)

E_T E_C E_V phonon E_T N_T : トラップ密度 n p n p T n p n p

c c np e e

R

N

c n c p

e

e

−

=

+

+ +

n n th c =

σ

v (ET Ei) kT n n i

e

=

c n e

− p p th c =

σ

v (ET Ei) kT p p i e =c n e− − σ_n, σ_p: 散乱断面積 v_th：熱速度 E k ( )

(

)

(

( )

)

2 T i T i i E E kT E E kT p i n i

np

n

R

n

n e

p

n e

τ

−

τ

− −

−

=

+

+

+

(

)

1 ₇ 10 p N cT p s τ ₌ − _∼ −

(

)

1 ₇ 10 n N cT n s τ ₌ − _∼ − f_T: トラップに電子がある確率 電子減少率＝ホール減少率

(

1

)

n T T n T T R = c nN − f −e N f

(

1

)

p T T p T T c pN f e N f = − − n p T n p n p c n e f c n c p e e + = + + + 熱平衡では更に（詳細釣り合いの法則）

( )

(

1

)

( )

n T T n T T c nN − f E =e N f E

( )

(

1

( )

)

p T T p T T c pN f E =e N − f E

( )

_{( )}/ 1 1 F E E kT f E e − = + * 3kT m =

SRH による OFF 電流（暗電流）

OFF 領域　

ゲート直下すべてに空乏層が形成

0

n

p

( ) ( ) 1 T i 1 T i i T E E kT E E kT p n

n N

R

c e

− −

c e

− − −

= −

+

( ) ( ) 1 T i 1 T i i T OFF _{E E kT E E kT} p n

qn N

I

dV

c e

− −

c e

− − −

=

+

∫

0 0.2 0.4 0.6 0.8 1 1.2 -5 -4 -3 -2 -1 0 1 2 3 4 5 c_n ~ c_p

(

)

2 cosh

i T OFF T i

qcn N

I

dV

E

E

kT

=

−

⎡

⎤

⎣

⎦

∫

1/cosh( x) (E_T-E_i)/kT バンドギャップ中央 ( E_i ) における トラップの寄与が最も大きい 深い準位 (deep level)

E_C E_V trap 電界によりバリヤ 幅が小さくなる トラップ電荷の Coulomb ポテンシャ ルによりバリヤ高 さが小さくなる

電界効果

(trap-assisted band-to-band tunneling)

Acceptor 型トラップ Donor 型トラップ 電気的中性 トラップは負に帯電 電気的中性 トラップは正に帯電 e_p : Dirac well e_n : Coulomb well ( )

(

)

( )

(

)

2

1

T i T i i AT _{E E kT E E kT} i i Coul Dirac p F p n n

np

n

R

N

n

n e

p

n e

c

χ

c

− − −

−

=

+

₊

+

+ Γ

+ Γ

( )

(

)

( )

(

)

2

1

T i T i i DT _{E E kT E E kT} i i Dirac Coul p p n F n

np

n

N

n

n e

p

n e

c

c

χ

− − −

−

+

+

+

+

+ Γ

+ Γ

fp E kT F

e

χ

Δ

=

ΔEfp = q qF πεS

(

)

{

( )

}

1 _{5 3} 3 2 , , exp 1 b a b K a ⎡au Ku b u ⎤du Γ =

∫

_⎣ − − _⎦ * 3 4 2 , , 3 fp n n Coul n n n E m E E kT E q E ⎛_{Δ Δ Δ} ⎞ ⎜ ⎟ Γ = Γ ⎜ Δ ⎟ ⎝ ⎠ * 3 4 2 , 0, 3 n n Dirac n n m E E kT q E ⎛_{Δ Δ} ⎞ ⎜ ⎟ Γ = Γ ⎜ ⎟ ⎝ ⎠ * 3 4 2 , , 3 p p p fp Coul p p m E E E kT E q F ⎛_{Δ Δ Δ} ⎞ ⎜ ⎟ Γ = Γ ⎜ Δ ⎟ ⎝ ⎠ * 3 4 2 , 0, 3 p p p Dirac p m E E kT q F ⎛_{Δ Δ} ⎞ ⎜ ⎟ Γ = Γ ⎜ ⎟ ⎝ ⎠ n C T E E E Δ = − p T V E E E Δ = − F: 電界の絶対値（エネルギー E と区別するため F を使う） e_p : Coulomb well e_n : Dirac well

バンド間トンネル

電界小　：　トラップを介したバンド間トンネル

(trap-assisted band-to-band tunneling)

電界大　：　バンド間トンネル

(band-to-band tunneling)

0 F F

R

= −

BF e

σ − σ = 5/2 F₀ = 1.9 x 107 V/cm B = 4 x 1014_cm-1/2_V-5/2_s-1 (Hurkx et al. 1992) Si : 間接遷移　フォノン過程が伴う y x ゲート・ドレインの オーバーラップ領域 x ゲート 酸化膜 y

GIDL (Gate Induced Drain Leakage) 電流

1.E-14 1.E-13 1.E-12 1.E-11 1.E-10 1.E-09 1.E-08 1.E-07 1.E-06 1.E-05 1.E-04 1.E-03 -5 -4 -3 -2 -1 0 1 2 3 V_GS [V] I D [A/ μm]

trap-assisted band-to-band tunneling band-to-band tunneling

total

no electron-hole generation Simulation (L=0.13μm, t_ox=4nm)

Auger 再結合

E_C E_V

(

2

)

(

2

)

n i p i

R

=

a n np

−

n

+

a p np

−

n

a

_n

~ 8.3 x 10

-32

_cm

6

_/s

a

_p

~ 1.8 x 10

-31

_cm

6

_/s

3キャリヤ・プロセス

電界による移動度の劣化

飽和速度 傾き= μ_n 垂直方向の電界 (E_x) 増加 反転層の厚さが減少 界面散乱（ラフネス） 界面電荷とのCoulomb相互作用 増大 移動度の低下 飽和速度を起こす電界 E_C ~ 104 _{V/cm 電子} ~ 5 x 104 _{V/cm ホール} 電子の方が飽和速度に達しやすい 電子エネルギー > 光学フォノン・エネルギー(Ep~0.063eV) になると電子が光学フォノンを励起して電子速度が一定 値に収束 * 8 3 p S E v m π =

( )

0 0

1

n n n sat

E

E

v

μ

μ

=

_μ

+

( )

0 n E n μ = μ

( )

n sat v =μ E E =v E 小 E 大

(

)

n n ox GS T dV I W C V V V dy

μ

= − − 0

(

)

0 1 n n ox GS T n sat dV I W C V V V dV _dy v dy

μ

μ

= − − +

(

)

2 0 0

1

2

n ox D GS T DS DS n DS sat

W

C

I

V

V V

V

L

V

v

μ

μ

⎡

⎤

=

_⎢

−

−

_⎥

⎣

⎦

+

線形領域

速度飽和を考慮したドレイン電流の式

飽和領域の電流は D ₀ DS I V ∂ ₌ ∂ （最大値）から決まる

(

)

0

(

)

0 1 1 ₁ 1 2 2 2 GS T GS T Dsat n n GS T GS T sat sat V V V V V V V V V v L v L μ μ − − = ≅ + − + + − 2 0 1 2 n ox D Dsat W C I V L

μ

=

ホットエレクトロン効果

E_C E_V ソース ドレイン 電子は高エネルギー状態 ホットエレクトロン kT_e = <E> 高エネルギーの電子 ゲート酸化膜へのキャリヤ注入 閾値シフト 絶縁破壊 ドレイン-ソース間 breakdown Impact ionization

電子 ホール

Impact Ionization

E_C E_{V 電子が散乱（フォノン）によりエネルギーを失う} エネルギーのバランス 電子が電界により加速されてエネルギーを得る 電界が強くなると、電子のエネルギーが E_g （バンドギャップ） を超え、 impact ionization が起こる 電子２個＋ホール１個 電子１個

G

=

α

_n

J

_n

+

α

_p

J

_p

α

_n

,

α

_p

: impact ionization 係数

n b E n

a e

n

α

₌

− bp E p

a e

p

α

−

=

F (V/cm) <2.4x105 _5.3x105 _< 2.6x106 1.43x106 2.0x106 1.97x106 6.2x105 1.08x106 a_n (cm-1_{) 5.0x10}5 b_n (V/cm) 9.9x106 a_p(cm-1_{) 5.6x10}5 b_p (V/cm) 1.32x106 E_g 電子・ホール対形成率

DAHC

Drain Avalanche Hot Carrier injection

CHE

Channel Hot Electron injection

SGHE

Secondary Generated Hot Electron injection SHE

Substrate Hot Electron injection

信頼性

ホットキャリヤによる特性変動

TDDB(Time Dependent Dielectric Breakdown) 経時絶縁破壊 ワイブル確率分布表示 初期破壊： 酸化膜の局所的な欠陥 真性破壊： 酸化膜に注入されたキャリヤが 酸化膜にダメージを与えトラップ を形成

耐圧(Breakdown Voltage)

Avalanche Breakdown (Bipolar Breakdown)

チャンネル・ホット・エレクトロン Impact ionization ホールが基板に流れる 基板電流により内部基板の 電位が上昇 ソース・基板間ダイオード が順方向バイアスされる ダイオードを通して電子が 基板に入り、ドレインに引 き込まれる Breakdown − − + + − I_SUB V_DS (2V/div) V_GS I D (5mA/div) 1 1 ₂ 2 3 3 4 4 5 5 6 6 n+ _n+ S B D G

スケーリング

電界＝一定 物理量 記号 fact or 問題 長さ t_ox, L, W 1/K 電圧 V 1/K K 1/K 1/K 1/K 素子消費電力 P_d 1/K 2 抵抗 R K 時定数 K Subthreshold 係数縮小不可 基板濃度 N_A 素子電流 I 素子容量 C 素子遅延時間 t_d 電流密度 j electro-migration 素子数/チップ ゲート遅延 (ns) 電源電圧 (V) チャンネル長 (μm) t_ox (nm) 103 25 12 10 120 5 x 104 1 5 5 50 106 0.05 3.55-5 1 15 5 x 107 0.01 0.9-1.8 0.25 5 1970 1980 1990 2000 1/K

短チャンネル効果

チャンネル長 L

閾値 V_T

ドレイン電圧 V_DS

閾値 V_T

Drain Induced Barrier Lowering (DIBL)

N+ N+ ソース拡散層 による空乏層 ドレイン拡散層 による空乏層 ゲートによる 空乏層 N+ _N+ punchthrough L 小 V_DS 大 障壁小

狭チャンネル効果

ゲート幅 W

閾値 V

_T ゲート幅 W 空乏層 フリンジの空乏層電荷 の比重が大きくなる

2

BT T fb F ox

Q

V

V

C

φ

=

+

−

B W W BT B

Q WL Q L

Q

Q

Q

WL

W

+

=

=

+

Q_BT, Q_B, Q_W < 0 Q_BT は単位面積当たりの(最大）空乏層電荷 Q_BT <0 (NMOSの場合）

ＬＤＤ (lightly doped drain)

SiO₂ SiO₂ SiO₂ N+ N+ N− ゲート ドレイン ソース

ドレイン側の電界緩和

ホットエレクトロン効果の緩和

GIDL低減

N+ N+ N− N− リン・インプラ 砒素・インプラ -4.E+05 -3.E+05 -2.E+05 -1.E+05 0.E+00 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 LDD無 LDD有 Ey [V /c m ] y [μm] LDD無 LDD有

ポケット　(Halo)

N+ N+ N− ゲート N − P+ P 基板 ソース・ドレインの近くに P+ _{を入れること} により ショート・チャンネル効果を抑制 ポケット有 ポケット無 Huang et al (2004) Δ V T / Δ V DS

thermionic emission 電流 (RLD:Richardson-Laue-Dushman) Fowler-Nordheim トンネル電流 直接トンネル電流 3 2 4 2 2 2 3 2

16

b ox mq E ox b

q E

j

e

φ

π φ

−

=

b φ _V ox ox ox ox V E t = 2 2 2 3

2

b kT

mqk T

j

e

φ

π

−

=

b φ Vox

ゲート酸化膜を通した伝導

E_F E_F

{

( )

}

3 2 3 2 4 2 2 2 _{1 1} 3 2

16

b ox b ox mq V E ox b

q E

j

e

φ φ

π φ

− − −

=

Gupta 1997 Tox が薄くなると直接トンネル領域に入る

High-k ゲート絶縁膜

ゲート酸化膜厚さ t_ox 減少 →　 ゲート・リーク電流（トンネル電流）増大 ox ox ox

C

t

ε

=

t_ox を小さくする代わりに誘電率の 大きな材料を使用

dielectric permitivity band gap (eV) Ec barrier SiO2 3.9 9 3.5 Si3N4 7 5.3 2.4 Al2O3 9 8.8 2.8 TiO2 80 3.5 0 Ta2O5 26 4.4 0.3 Y2O3 15 6 2.3 La2O3 30 6 2.3 HfO2 25 6 1.5 ZrO2 25 5.8 1.4 ZrSiO4 15 6 1.5 HfSiO4 15 6 Lo et al. 1997 10-12_A 0.1μmx0.1μm

ゲート材料

多結晶Si 空乏化 実効的に t_oxが厚く見える 空乏層電荷による散乱→移動度低下 PMOSFET でゲートから基板にボロンの突き抜けが起こる 理想的には金属ゲート E_C E_V 真空準位 4.05eV 5.17eV Nb 3.99-4.3 Al 4.06-4.2 Ta 4.12-4.25 Mo 4.3-4.6 Zr 3.9-4.05 V 4.12-4.3 Ti 3.95-4.33 TaN 4.2-3.9 Re 4.72-5.0 Ir 5.-5.7 Pt 5.32-5.5 RuO₂ 4.9-5.2 nMOS ゲート用 pMOS ゲート用 Co 4.41-5.0 W 4.1-5.2 Os 4.7-4.83 Cr 4.5-4.6 Ru 4.60-4.71 Rh 4.60-4.71 Au 4.52-4.77 Pd 4.8-5.22 Ni 4.5-5.3 その他、WN_x, TN_x 多くのシリサイド p+ polySi n+ polySi n+ polySiGe p+ polySiGe 0-0.51 High-k ゲート絶縁膜と多結晶Siの相性が悪い

ソフトエラー

誤動作（主にメモリ） 1978 年 パッケージ・バンプからの α 線 (He++₎ 1996 年 宇宙線中性子　~ 20 個/cm2_・h LSI の誤動作率 < 1000 FIT （114年に1回のエラーまで許容）

1FIT (failures in time) = 10-9 _{エラー/ hour}

Funneling Q_D Q_F Q_DF Q_D+Q_F Q_DF t 空乏層 ~100ps N+ 電子 ホール P基板 電荷発生量 10~100 fC/μm Q ~ 10 fC t ~ 10 ps I ~ 1 mA キープしている 情報が破壊 少数キャリヤ収集 多数キャリヤ による電界

ＳＯＩ (silicon on insulator)

N+ N+ 埋め込み酸化膜

D < W

_{max =} 最大空乏層幅 完全空乏型_{Fully-depleted}

D > W

_max 部分空乏型_{Partially-depleted} D

利点： 寄生容量の低減

欠点： 基板浮遊効果

発熱

完全空乏型 ・理想的な subthreshold 係数 ・閾値を基板濃度で設定できない 　（ゲート材料の仕事関数で設定） 部分空乏型 ・閾値を基板濃度で設定可能 ・基板浮遊効果が大きくなる 熱伝導率(W/Km) Si 140 SiO₂ 1.1 ホール蓄積効果 発熱による 電流減少

SOI 基板浮遊効果

N+ N+ 埋め込み酸化膜 ホール蓄積 基板が接地されていない 基板電位が定まらない 閾値が定まらない

Wei, Sherony, Antoniadis IEEE ED45,430,1998

SOI Dynamic Pass Gate Leakage

N+ N+ 埋め込み酸化膜 0 V V_CC V_CC N+ N+ 埋め込み酸化膜 0 V V_CC 0 V V_S = V_CC → 0 ホール蓄積 I_p I_n MOS 効果 バリヤ低下→ subthreshold 電流 Bipolar 効果 I_D ~ h_FE I_p ホールが抜けるまで バリヤが上がらない 通常のMOSであれば 基板電極からホール が直ちに抜き取られる 定常状態 1~10 ns 後 蓄積層 V_GS = −V_CC

ひずみ Si

半導体MIRAI Si SiGe SiGe 引張りひずみ n+ n+ p-_{relaxed Si} 1-xGex p-_{graded buffer Si} 1-yGey P-Si substrate strained Si y = 0 → x SiO₂ Si 結晶ひずみ バンド構造変化 フォノン散乱↓ 有効質量↓ 移動度↑ ゲート界面はSi 少ない界面準位 SiO₂の形成

Double-gate FIN-FET

Tri-gate

Surrounding gate

３次元チャンネル構造

日立 UC Berkeley SiO₂ Si ゲート Intel 東芝 ゲート酸化膜 ゲート n+ n+ Si 基板 縦型構造の問題点 　LDD構造が困難

平面積が同じままでゲート幅 W をかせぐ

ゲート電位の影響を大きくする(サブスレッショルド係数）

レポート（２）

１．相互コンダクタンスに対する速度飽和と寄生抵抗の影響

について論じ、相互コンダクタンスをV

_GS

の関数としてプロッ

トせよ。

２．微細化したＬＳＩにおいて、消費電力の増大が問題になって

いる。その原因および解決策について論ぜよ。