インターリーブＡＤＣでのタイミングスキュー影響のデジタル補正技術

(1)

群馬大学小林研究室

Gunma University Kobayashi Lab.

インターリーブＡＤＣでの

タイミングスキュー影響の

デジタル補正技術

浅見幸司† _{黒沢烈士}‡ _{立岩武徳}‡ _{宮島広行}‡ _{小林春夫}‡ †（株）アドバンテスト ‡群馬大学 1

(2)

1．研究背景・目的

2．インターリーブADCの原理

３．チャネル間ミスマッチの影響

3.1.オフセットミスマッチの影響

3.2.ゲインミスマッチの影響

3.3.タイミングスキューの影響

４．提案手法

4.1.インターリーブタイミングミスマッチ補正フィルタ

4.2.シュミレーション

５．研究成果・今後の課題

2

(3)

1．研究背景・目的

2．インターリーブADCの原理

３．チャネル間ミスマッチの影響

3.1.オフセットミスマッチの影響

3.2.ゲインミスマッチの影響

3.3.タイミングスキューの影響

４．提案手法

4.1.インターリーブタイミングミスマッチ補正フィルタ

4.2.シュミレーション

５．研究成果・今後の課題

3

(4)

Gunma University Kobayashi Lab. 4

研究背景

電子計測器

への性能要求大

絶え間ない電子デバイスの高速化

電子計測器内で

高速サンプリング動作するADC

が要求

インターリーブADCシステムの採用

チャネルADC間の特性ミスマッチ SNDR,SFDRが低下

(5)

研究目的

• インターリーブADCシステムの

デジタル補正技術の開発

アナログの問題をデジタルで解く

技術の確立

インターリ－ブADCで最も難しい

タイミングスキューの問題を解く

(6)

1．研究背景・目的

2．インターリーブADCの原理

３．チャネル間ミスマッチの影響

3.1.オフセットミスマッチの影響

3.2.ゲインミスマッチの影響

3.3.タイミングスキューの影響

４．提案手法

4.1.インターリーブタイミングミスマッチ補正フィルタ

4.2.シュミレーション

５．研究成果・今後の課題

6

(7)

インターリーブADCの原理

M個のADCのインターリーブでM倍のサンプリングレートを実現

(8)

2-chインターリーブＡＤＣ

CLK 1 CLK 2 CLK 3 CLK 4 t t Ts Ts CLK1を基準 CLK2を半クロック遅延 2倍のサンプリングレート実現 ain(t) アナログ入力 dout(n) デジタル出力 S/H1 ADC1 Channel2 CLK1 S/H2 ADC2 CLK2 Channel1

(9)

4-chインターリーブＡＤＣ

CLK 1 CLK 2 CLK 3 CLK 4 t t Ts Ts CLK1を基準 CLK2を1/4クロック遅延 CLK3を半クロック遅延 CLK4を3/4クロック遅延４倍のサンプリングレート実現 ADC2 S/H1 ADC1 Channel2 CLK1 S/H2 CLK2 Channel1 Channel4 S/H4 CLK4 Channel3 S/H3 CLK3 ADC3 ADC4 ain(t) アナログ入力 dout(n) デジタル出力

(10)

群馬大学コバ研群馬大学コバ研

10

高速サンプリング

回路規模：大 ADC間の特性ミスマッチ ↓ 精度劣化

インターリーブＡＤＣの特徴

CLK 1 CLK 2 CLK 3 CLK 4 t Ts t Ts メリットデメリット ADC2 S/H1 ADC1 Channel2 CLK1 S/H2 CLK2 Channel1 Channel4 S/H4 CLK4 Channel3 S/H3 CLK3 ADC3 ADC4 ain(t) アナログ入力 dout(n) デジタル出力

(11)

1．研究背景・目的

2．インターリーブADCの原理

３．チャネル間ミスマッチの影響

3.1.オフセットミスマッチの影響

3.2.ゲインミスマッチの影響

3.3.タイミングスキューの影響

４．提案手法

4.1.インターリーブタイミングミスマッチ補正フィルタ

4.2.シュミレーション

５．研究成果・今後の課題

11

(12)

オフセットミスマッチの影響

12

各ＡＤＣのオフセットがランダムにばらつく－オフセットミスマッチが発生

(13)

オフセットミスマッチの影響

13 時間領域の影響周波数領域の影響スプリアス 4chインターリーブADC 入力信号とほぼ独立して影響が生じる

ADCの性能低下

(14)

1．研究背景・目的

2．インターリーブADCの原理

３．チャネル間ミスマッチの影響

3.1.オフセットミスマッチの影響

3.2.ゲインミスマッチの影響

3.3.タイミングスキューの影響

４．提案手法

4.1.インターリーブタイミングミスマッチ補正フィルタ

4.2.シュミレーション

５．研究成果・今後の課題

14

(15)

ゲインミスマッチの影響

15

各ADCのゲインがランダムにばらつく－ゲインミスマッチが発生

(16)

ゲインミスマッチの影響

16 時間領域の影響周波数領域の影響 4chインターリーブADC 入力信号が大きいほど影響も大きい生じる

ADCの性能低下

スプリアス

(17)

1．研究背景・目的

2．インターリーブADCの原理

３．チャネル間ミスマッチの影響

3.1.オフセットミスマッチの影響

3.2.ゲインミスマッチの影響

3.3.タイミングスキューの影響

４．提案手法

4.1.インターリーブタイミングミスマッチ補正フィルタ

4.2.シュミレーション

５．研究成果・今後の課題

17

(18)

タイミングスキューの影響

正確なM相クロックを生成することは難しい

18

(19)

(20)

タイミングスキューの影響

20 0 2 4 6 8 10 -1.5 -1 -0.5 0 0.5 1 1.5 搬送波振幅 [V ] 時間 [μsec] 0 2 4 6 8 10 -1.5 -1 -0.5 0 0.5 1 1.5 搬送波振幅 [V ] 時間 [μsec] 0 2 4 6 8 10 -1.5 -1 -0.5 0 0.5 1 1.5 搬送波振幅 [V] 時間 [μsec] t  t タイミングスキューによる出力エラーの違い高周波低周波入力信号が高周波になるほど影響が大きくなる

(21)

タイミングスキューの影響

21 時間領域の影響周波数領域の影響スプリアス 4chインターリーブADC

ADCの性能低下

入力信号の傾きが大きくなるほど影響が大きくなる

(22)

ミスマッチのS/Nに対する影響

22 インタリーブ・アーキテクチャは高速動作がメリット高周波に対してS/Nが劣化するタイミングスキューの影響が問題

(23)

1．研究背景・目的

2．インターリーブADCの原理

３．チャネル間ミスマッチの影響

3.1.オフセットミスマッチの影響

3.2.ゲインミスマッチの影響

3.3.タイミングスキューの影響

４．提案手法

4.1.インターリーブタイミングミスマッチ補正フィルタ

4.2.シュミレーション

５．研究成果・今後の課題

23

(24)

インターリーブADCのタイミング

ミスマッチの周波数領域での解析

24 ain(t) アナログ入力 dout(n) デジタル出力 S/H1 ADC1 Channel2 CLK1 S/H2 ADC2 CLK2 Channel1 0 _1/Ts サンプリングフーリエ変換理想のクロックの場合

(25)

Gunma University Kobayashi Lab. 25 S/H1 ADC1 Channel2 CLK1 S/H2 ADC2 CLK2 Channel1      k Ts k f X Ts f X ) 2 ( 2 1 ) ( 1        k k j e Ts k f X Ts f X )  2 ( 2 1 ) ( 2 各ADCの単出力のスペクトラムインターリーブ後のスペクトラム



     k Ts f X Ts f X( ) 1 ( 1 ) 理想のクロックの場合

インターリーブADCのタイミング

ミスマッチの周波数領域での解析

0 _1/Ts k=0 k=2 0 1/2Ts 1/Ts 0 _1/Ts 1/2Ts

(26)

Gunma University Kobayashi Lab. 26 ain(t) アナログ入力 dout(n) デジタル出力 S/H1 ADC1 Channel2 CLK1 S/H2 ADC2 CLK2+Δt Channel1 0 1/2Ts 1/Ts このレプリカの位相誤差を補正サンプリングフーリエ変換クロックのタイミングがΔtずれている場合

インターリーブADCのタイミング

ミスマッチの周波数領域での解析

(27)

Gunma University Kobayashi Lab. 27 S/H1 ADC1 Channel2 CLK1 S/H2 ADC2 CLK2 Channel1 クロックのタイミングがΔtずれている場合



     k Ts k f X Ts f X ) 2 ( 2 1 ) ( 1           k k j Ts k f t j e e Ts k f X Ts f X₂ )  ( /(2 ))  2 ( 2 1 ) (            k k j Ts k f t j e e Ts k f X Ts f X )(1 ) 2 ( 2 1 ) (  ( /(2 ))  各ADCの単出力のスペクトラムインターリーブ後のスペクトラムスプリアスが発生してしまう

インターリーブADCのタイミング

ミスマッチの周波数領域での解析

1/Ts 0 1/2Ts k=0 k=1 k=2 0 1/2Ts 1/Ts 0 _1/Ts 1/2Ts

(28)

Gunma University Kobayashi Lab. 28 S/H1 ADC1 Channel2 CLK1 S/H2 ADC2 CLK2 Channel1     2 0 1 ) 2 ( 2 1 ) ( k Ts k f X Ts f X k j Ts k f t j k e e Ts k f X Ts f X          2 2 ( /(2 )) 0 2 ) 2 ( 2 1 ) (     _ _ _ _  ) ( 1 ) 2 1 ( ) ( 2 1 Ts f X Ts f X f X Ts ] ) 1 ( ) 2 1 ( ) ( [ 2 1 2 )) /( 1 ( 2 )) 2 /( 1 ( 2 2      j Ts f t j j Ts f t j t j e e Ts f X e e Ts f X e f X Ts                　　　　　　この逆関数を用いるチャネルADC fs 2チャネル信号帯域 DC~M・（fs/2）

インターリーブADCのタイミング

ミスマッチの周波数領域での解析

(29)

Gunma University Kobayashi Lab. 29 )] 1 ( ' ) ( ' [ 1 ) ( ) ( ₂ 2 ( 1/(2 )) 1 Ts f X f X Ts e f X f X  j t f Ts    スプリアスがなくなる ain(t) アナログ入力 dout(n) デジタル出力 S/H1 ADC1 Channel2 CLK1 S/H2 ADC2 CLK2 Channel1 H(f) 位相誤差補正

インターリーブADCのタイミング

ミスマッチの周波数領域での解析

)) 2 /( 1 ( 2 ) ( f ej t f Ts H    補正用フィルタ

(30)

インターリーブADCのタイミング

ミスマッチの周波数領域での解析

30 実際の設計上では、タイミングを合わせなければならない ain(t) アナログ入力 dout(n) デジタル出力 S/H1 ADC1 Channel2 CLK1 S/H2 ADC2 CLK2 Channel1 H2(f) 位相誤差補正 H1(f) 出力のタイミングを合わせるためにch1の出力にフィルタを取り付ける H1(f)の特性に補正用の関数を掛けたものがH２（f）となる   f j e f H₁( )   2 )) /( 1 ( 2 2 2( ) Ts f t j f j e e f H       ：フィルタによる群遅延

(31)

補正用フィルタの設計

31 実際に処理を行うのは時間上なので、時間で考える ain(t) アナログ入力 dout(n) デジタル出力 S/H1 ADC1 Channel2 CLK1 S/H2 ADC2 CLK2 Channel1 h2(t) 位相誤差補正 h1(t) H1(f)の特性に補正用の関数を掛け、逆フーリエ変換したものがh2(t)となる   f j e f H₁( )   2 )) /( 1 ( 2 2 2( ) Ts f t j f j e e f H       逆フーリエ変換 ) ( 1 t h ) ( 2 t h

(32)

1．研究背景・目的

2．インターリーブADCの原理

３．チャネル間ミスマッチの影響

3.1.オフセットミスマッチの影響

3.2.ゲインミスマッチの影響

3.3.タイミングスキューの影響

４．提案手法

4.1.インターリーブタイミングミスマッチ補正フィルタ

4.2.シュミレーション

５．研究成果・今後の課題

32

(33)

ADC1 ADC2 ↑2 ↑2 h2 (t) h1 (t) アナログ入力 CLK1 CLK2 ADC2とのタイミング合わせクロックの位相誤差の補正 33 提案デジタルフィルタによりタイミングのずれを補正 FFTにより、効果を確認

インターリーブタイミングミスマッチ補正用のフィルタ

のシュミレーション

CLK2 CLK1 Δt データの補間

(34)

フィルタｈ

１

(t)の特性

34 0 Fs/2 -100 -80 -60 -40 -20 0 Po w e r [d B ] 0 Fs/2 -2000 -1500 -1000 -500 0 Frequency Ph as e [ rad ] 450 500 550 -0.2 0 0.2 0.4 0.6 0.8 1 1.2 群遅延を合わせるために使用する今回はオールパスフィルタを用いるインパルス応答 _位相応答

(35)

補正用フィルタｈ

２

(t)の特性

450 500 550 -0.4 -0.2 0 0.2 0.4 0.6 0.8 1 0 Fs/2 -100 -50 0 P o w e r [d B ] 0 Fs/2 -2000 -1000 0 Frequency P h as e [r ad ] 35 インパルス応答 _位相応答 Δt=0.1T TAP数=1001 奇対称のインパルス応答となる線形位相である

(36)

入力信号に２つの周波数成分がある場合

のシュミレーション結果

36 インターリーブADCのナイキスト周波数まで補正できた 0 Fs/2 -100 -80 -60 -40 -20 0 Frequency P o w e r [d B ] 0 Fs/2 -100 -80 -60 -40 -20 0 Frequency P o w e r [d B ] スプリアススプリアス信号成分信号成分補正なし _{提案デジタルフィルタにより補正}

(37)

広い周波数帯域でのシュミレーション結果

37 信号成分に混ざっていたスプリアスも抑制された信号帯域にスプリアスが混在 0 Fs/2 -100 -80 -60 -40 -20 0 Frequency p o w er [ d B ] 補正なし入力信号帯域 0 Fs/2 -100 -80 -60 -40 -20 0 Frequency p o w er [ d B ] 提案デジタルフィルタにより補正入力信号帯域スプリアススプリアス

(38)

1．研究背景・目的

2．インターリーブADCの原理

３．チャネル間ミスマッチの影響

3.1.オフセットミスマッチの影響

3.2.ゲインミスマッチの影響

3.3.タイミングスキューの影響

４．提案手法

4.1.インターリーブタイミングミスマッチ補正フィルタ

4.2.シュミレーション

５．研究成果・今後の課題

38

(39)

研究成果

● デジタルフィルタによるインターリーブADC

タイミングスキュー校正を検討・シミュレーショ

ンで確認

(40)

今後の課題

●検討した応用事例の実験による有効性の検証 ●制約条件－係数ビット長と精度の関係－タップ数、窓関数の影響－補正可能帯域

(41)

参考文献

• N. Kurosawa, H. Kobayashi, K. Maruyama, H. Sugawara, and K. Kobayashi ,

“Explicit Analysis of Channel Mismatch Effects in Time-Interleaved ADC Systems”,

IEEE Trans. on Circuits and Systems I: Fundamental Theory and Applications, vol.48,

no.3, pp.261-271 (March 2001).

• N. Kurosawa, H. Kobayashi and K. Kobayashi, “Channel Linearity Mismatch Effects in Time-Interleaved ADC Systems”, IEICE Trans. on Fundamentals, vol. E85-A, no. 4, pp.749-756 (April 2002).

• K. Asami, “An Algorithm to Improve the Performance of M-channel Time-Interleaved A-D Converters”, IEICE Trans. Fundamentals, vol.E90-A, no.12, pp.2846-2852, Dec. 2007.

• K. Asami, T. Suzuki, H. Miyajima, T. Taura, and H.Kobayashi, “Technique to Improve the Performance of Time-Interleaved A-D Converters with Mismatches of

Non-linearity”, IEICE Trans. Fundamentals, vol.E92-A, no.2, pp.374-380, Feb. 2009. • K. Asami, “Technique to Improve the Performance of Time-Interleaved A-D

Converters,” Proc. of IEEE International Test Conference, Paper 34.1, Austin (Nov.2005).

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インターリーブＡＤＣでのタイミングスキュー影響のデジタル補正技術