Microsoft PowerPoint - 2.1MOSFETの特性.ppt [互換モード]

２．１

_{MOSFETの特性}

教科書 ２．１節～２．５節

教科書には詳細な特性パラメータの式が示され

ていて複雑だが、ディジタル回路設計では、本プ

不純物による電気伝導の制御（１）

Siの結晶の模式図 P（リン）ドープSi結晶 ドープ(Dope): 不純物を混ぜること III IV V B Al Ga In C Si Ge Sn N P As Sb + -簡略表示 電子（青色） 結合に関与しない 余った電子（自由電 子: Free Electron）

不純物による電気伝導の制御（２）

結合手の電子が 不足してできた孔 （ホール: hole） Siの結晶の模式図 B（ボロン）ドープSi結晶 ドープ(Dope): 不純物を混ぜること III IV V B Al Ga In C Si Ge Sn N P As Sb 簡略表示 + -電子（青色）

不純物による電気伝導の制御（３）

III IV V B Al Ga In C Si Ge Sn N P As Sb n型半導体 + -電子（青色） + -+ -+ -+ -+ -キャリアは不純物の数と同数発生するが不純物は動けないことに注意 p型半導体 不純物を入れていない 半導体は真性半導体 (Intrinsic Semiconductor)と呼ぶ ※ 結合電子と区別す るため移動できる電子 は自由電子と呼ばれる。 以後、省略して単に「電 子」と呼ぶ アクセプタ_(Acceptor) 不純物（動けない） ドナー(Donor)不純物 （動けない） ホール（移動できる） 電子（移動できる） 電子やホールのように 移動できる電荷担体を キャリア(Carrier)と呼ぶ。 電荷は正負が逆で絶対 値が等しい。 p: Positive n: Negative

pn接合の構造（１）

シリコンの中で、

_{p型領域とn型領域が接したところをpn接合と呼ぶ}

pn接合(pn junction)

p型(p-type) n型(n-type) pn接合の付近では、電子と ホールがぶつかって再結合す る（自由電子がホールを埋め て消える） + -+ + + + + -+ - -- -+ + 電子とホールが再結合した領域（空乏層） 電界E 電荷を持ったアクセプタとドナー が残るので内部電界Eが発生 Si dx dE    0 (単位体積当りの電荷）  （ガウスの法則）

pn接合の構造（２）

+ -+ + + + + -+ - -- -+ + 電界E 内部電界が発生したの で、内部電位V_Bが発生 電位V 位置_x

p-type

n-type

Built-in Potential V_B n-type側が正電位になる。 但し、電流は流れない。 dx E dV dx dV E      （内部電位 or 内蔵電位）

エネルギーの単位

• 電子やホールのエネルギー単位は、エレクトロンボルト

(eV) が使用されることが多い

eVは、-1Vの電位差だけ電子を移動させるの に必要な位置エネルギーで表される。 1 (eV) = (-1.60・10-19_{クーロン)×(-１V)} = 1.60・10-19 _(J) 1V（電位差） 1eVのエネルギー差 電位差とeVの絶対値は同じ値！ ただし、表す物理量は異なる

電子とホールのポテンシャルエネルギー

電位V 位置x

+

－ ホールの ポテンシャルエネルギー 位置x 電子の ポテンシャルエネルギー 位置x

ー

_＋

f f 移動方向 移動方向 1V 1eV 1eV ホール 電子 電子のエネルギー ホールのエネルギー 電位 ホールのエネ ルギーは電位 と同じ方向

pn接合の電子・ホール分布

+ -+ + + + + -+ - -- -+ + 電界E ホールのエネルギー 位置

p-type

n-type

Built-in Potential V_B 室温(300K)では、 キャリアは、ポテン シャルエネルギーの 低い領域に溜まって いる。 電子のエネルギー 位置 Built-in Potential V_B 電子 ホール

pn接合の電流-電圧特性（１）

順方向バイアス状態 （ドナー、アクセプタ の表記は省略） p-type V_PN n-type 電流I + -hole electron ホールのエネルギー 位置 V_B-V_PN 障壁が低くなり、キャ リアが反対領域に流 れ込む。 電子のエネルギー 位置 V_B-V_PN 流れ込んで再結合する 流れ込んで再結合する 電流I

pn接合の電流-電圧特性（２）

逆方向バイアス状態 （ドナー、アクセプタ の表記は省略） p-type V_PN n-type + -hole electron ホールのエネルギー 位置 V_B+V_PN 障壁が高くなり、キャ リアが反対領域に流 れ込めない。 電子のエネルギー 位置 V_B+V_PN エネルギー障壁によりSTOP I≒0

13

pn接合の電流-電圧特性（３）

)

1

(





  T k V q S PN PN

e

I

I

k: ボルツマン定数（8.62・10-5 eV/K） q: 電子電荷(1.60・10-19 coulomb) I_S: 飽和電流（A）

電圧

_(V)

電流

(mA)

0 1.0 -1.0 -2.0 10 20 -10 ~0.7V 順方向バイアス 逆方向バイアス 電流-電圧特性モデル式

MOSトランジスタ（MOSFET）の構造

p

n

Gate

Drain

Source

Body

n

p

Gate

Drain

Source

Body

p

n

MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor)

SiO

₂

poly-Si（金属）

Si

p-ch MOSFET

n-ch MOSFET

Symbol

Symbol

ゲート酸化膜

G-B電極の役割（１）

• ゲート電圧V_Gの印加によりゲートの下のSiO₂/Si界面(MOS界面と呼ぶ) に電子が発生（チャネルと呼ぶ）し、ソース-ドレインの間を導通させる

p

n

Gate

Drain

Source

Body

n

V

G

Channel

＋

電子が発生して

n型のように動作

する

n-ch MOSFET

G-B電極の役割（２）

• ゲート電圧V_Gの印加によりゲートの下のSiO₂/Si界面(MOS界面と呼ぶ) にホールが発生（チャネルと呼ぶ）し、ソース-ドレインの間を導通させる

V

_G

Channel

ホールが発生して

p型のように動作

する

p-ch MOSFET

n

p

Gate

Drain

Source

Body

p

ー

D-S電極の役割（１）

• チャネルがない状態でソース-ドレインに電圧を加えるとDrain

の

_{pn接合が電流を妨げる}

p

n

Gate

Drain

Source

Body

n

n-ch MOSFET

V

_D

電流は流れない

逆バイアス ゼロバイアス または順バイアス

0(v)

0(v)

D-S電極の役割（２）

• チャネルが発生した状態でソース-ドレインに電圧を加えると

電子による電流が流れる

p

n

Gate

Drain

Source

Body

n

V

G

＋

n-ch MOSFET

V

_D

電流

電子の流れ

D-S電極の役割（３）

• チャネルが発生した状態でソース-ドレインに電圧を加えると

ホールによる電流が流れる

n

p

Gate

Drain

Source

Body

p

V

G

ー

p-ch MOSFET

V

_D

電流

ホールの流れ

電極名の由来

p

n

Gate

Drain

Body

n

＋

【参考】 _{Transistor =Trans- resistor}

水門

(Gate)

水源

_(Source)

Source

排水溝

(Drain)

水路

_(Channel)

V

_D

V

_G

電子・ホール分布による理論的理解（１）

p

n

n

電子エネルギー 電子エネルギー 位置 位置 ゼロバイアス状態 pn接合のBuilt-in Potentialが障壁になってS, D間は導通しない S G D B

n-ch MOSFET

絶縁体が壁 になっている

電子・ホール分布による理論的理解（２）

p

n

n

電子エネルギー 電子エネルギー 位置 位置 V_D > 0 pn接合のBuilt-in Potentialが障壁が低くなってS, D間が導通 S G D B V_G > 0 V_Gの影響で電子 が溜まった

n-ch MOSFET

電子の流れ（電流と逆向き）

MOSFETの端子と印加電圧の定義

Bを省略した表記

n-ch MOSFET

p-ch MOSFET

Gate Gate Drain Drain Source Source Body Body Current I_dsn Current I_dsp V_gsn V_gsp V_dgp V_dgn V_{sbn V} sbp V_dsp V_dsn V_gsn V_dgn V_dsn V_gsp V_dgp V_dsp ※ 本講義では実際の配線に対応する上側の記述方式を採用する ※ _{p-ch は負の} 電圧を印加した 時に動作する Body は Substrate とも呼ばれる

MOSFETの電流-電圧特性を測定してみると

V

_dsn

I

_dsn

V

_gsn

V

_tn0

I

_dsn

V

_dsn

V

_gsn

V

_dsn

=V

_gsn

–V

_tn0

飽和領域

線形領域

チャネル形成 状態 カット オフ領域

サブスレッショルド

= Sub-threshold

サブスレッショルド領域

（閾値電圧と呼ばれる定数） （線形領域と飽和領域の境界）

ゲート電圧

_V

_gsn

でチャネルが制御される仕組み

MOS界面 ゲート電圧は、Vox（SiO₂膜）とφs（Si）に分圧され、 φsが一定値を超えるとチャネルが形成される。 p型Si 空乏層 MOS界面付近に も空乏層があるこ とを覚えておこう

（アニメーション）

SiO₂ Metal (poly-Si) Si

閾値電圧

_{(Threshold Voltage)}

• チャネルが形成されると – p型半導体がMOS界面でn型のように振舞う – n型半導体がMOS界面でp型のように振舞う （参考） チャネル内では半導体の型が変わるので、チャネル内のキャリア は反転電荷と呼ばれる • チャネルの形成に必要なゲート電圧を閾値電圧と呼ぶ – n-ch MOSFETの閾値電圧をV_tn0と表記（V_sbn = 0V のとき） – p-ch MOSFETの閾値電圧をV_tp0と表記（V_sbp = 0Vのとき） （参考） MOSFETは通常V_sbn = 0V, V_sbp = 0V の状態で使用する • V_gsn < V_tn0 （またはV_gsp < V_tp0）は、サブスレッショルド領域と呼ぶ • 閾値電圧は半導体の不純物量に関係している – 閾値電圧は半導体メーカがコントロールしているので設計者が変更でき ない

２．１．３

_{C 線形/飽和領域の物理}

的意味

ドレイン電圧

_V

_dsn

のチャネルへの影響

• n-ch MOSFETにV

_gsn

>V

_tn0

を印加するとチャネルが発生

• V

_dsn

を印加するとチャネル電子が流れる

• V

_dsn

を強く印加しすぎると・・・チャネルが一部分消失する

V

_gsn

> V

_tn0

でも、

_V

_dsn

_{> 0ならば、}

V

_gsn

– V

_dsn

< V

_tn0

となりうる

ドレイン付近でチャネルが消失

（

_Pinch-off

現象と呼ばれる）

V_dsnをかけすぎるとドレイン付近のチャネルが消失

ピンチオフ

現象

• V

_dsn

= V

_gsn

– V

_tn0

でチャネルが一部消失

– このときのV_dsnをピンチオフ電圧と呼ぶ

p

n

Gate

Drain

Source

Body

n

V

gsn

＋

n-ch MOSFET

V

_dsn

= V

_gsn

– V

_tn0 V_tn0しか加 わっていない

ピンチオフによる電流の飽和

p

n

n

電子エネルギー V_dsn > V_gsn – V_tn0 S G D B V_gsn > V_tn0 V_dsn < V_gsn – V_tn0 V_dsn = V_gsn – V_tn0 V_dsn > V_gsn – V_tn0 高抵抗のピンチオフ 部だけに電圧が加 わり電流は増えない 滝の高さが 変わっても 水量は同じ

２．１．４ モデル式による

_{I-V特性表現}

Gradual Channel Approximation によるモデル式

を紹介する。モデル式の導出方法については、

付録を参照

MOSFETの寸法パラメータ定義

poly (G) S D contact _contact n-active p-well W L L: Gate length (ゲート長） W: Gate width （ゲート幅）

L_eff: Effective channel length W_eff: Effective channel width x_j: Junction depth

t_ox: Gate oxide thickness （ゲート酸化膜厚）

t_oxf: Field oxide thickness t_m: poly-Si thickness contact n-sub p-well n+ n+ x_j t_oxf L_eff Field Oxide G D S B p+ D FOX FOX t_ox t_m poly p-well n-sub W_eff G FOX FOX p-active poly: ゲート電極は poly-Siという材料 で出来ているので、 polyまたはpoly-Si と呼ぶことがある B [注] p+, n+などの+記号は不純物濃度が高い領域を表す。

MOSFETの主な寸法パラメータ

記号 意味 0.5umプロセスでの値 設計パラメータ L ゲート長 0.5um 設計時に決定 W ゲート幅 > 3um 設計時に決定 L_eff 実効ゲート長 _{Lより少し短い} プロセスに依存 W_eff 実効ゲート幅 Wより少し短い プロセスに依存 x_j ソース／ドレイン接合深さ 0.2um プロセスに依存 t_ox ゲート酸化膜厚さ 10nm (100Å) プロセスに依存 t_oxf フィールド酸化膜厚さ 1um プロセスに依存 t_m ポリシリコン厚さ 0.5um プロセスに依存 ※ 厳密には、ＭＯＳＦＥＴの電気特性はL_eff, W_eff, t_OX によって決定さ れるが、本講義では、 L_eff=L, W_eff=W と近似する。

37

MOSFETのI

_ds

-V

_ds

特性

線形領域 飽和領域 サブスレッショルド 領域 (Sub-Threshold region) 0 tn gsn dsn

V

V

V





0 tn gsn dsn

V

V

V





0 tn gsn

V

V



n-ch MOSFET 0 tn gsn dsn

V

V

V





V

_dsn

I

dsn Vgsn Vdsn S D G Idsn

MOSFETのI

_ds

-V

_gs

特性

線形領域 (1次) 飽和領域 (2次) サブスレッ ショルド領域 （指数関数） n-ch MOSFET

V

_gsn

I

dsn

V

_tn0

39

MOSFETの直流特性の数式表現

}

2

1

)

{(

}

2

1

)

{(

2 0 2 0 dsn dsn tn gsn n dsn dsn tn gsn O n n n dsn

V

V

V

V

V

V

V

V

C

L

W

I





















線形領域の電流式（

_{Gradual Channel 近似）}

V_gsnに対して1次 V_dsnに対して2次 ] [ 0 : ] / [ : sec] / [ ) ( : 0 2 2 V V V m F C V m mobility sbn tn O n のときの閾値電圧　　 　 酸化膜容量　　 　単位面積当りゲート 　　 　電子の移動度    (V_tn0は製造プロセスに依存)

（記憶すること）

電子の動きやすさ ※ 導出は少し複雑なので確認したい人は付録を参照すること

(1)

式（２．５５ｂ）のグラフ上の意味

0 tn gsn dsn V V V  

0

}

)

{(



₀







_{n gsn tn dsn} dsn dsn

_V

_V

_V

dV

dI

_

0 tn gsn dsn

V

V

V





が成立するとき、

V

_dsn

I

dsn 0 tn gsn V V  線形 飽和 (2.55b)

線形領域と飽和領域の境界

（記憶すること）

0 tn gsn dsn V V V  

(2)

飽和領域の数式表現

2 0 2 0 0 0

)

(

2

}

)

(

2

1

)

(

)

{(

tn gsn n tn gsn tn gsn tn gsn n dsn

V

V

V

V

V

V

V

V

I





















飽和領域の電流式（

_{Gradual Channel 近似）}

V_gsnに対して2次 V_dsnに依存しない（ドレイン-ソース間は定電流源として働く）

（記憶すること）

0 tn gsn dsn

V

V

V





のとき、飽和状態（ピンチオフ）になるので、

(3)

42

理想からのずれ（１）

(1) チャネル長変調

0V V_gsn V_dsn 0 tn dsn gsn

V

V

V





の場合の断面図 Gate Drain Source p n n ΔL 0 tn dsn gsn

V

V

V





（飽和）のとき 実際のチャネル長 = L_eff – ΔL （ΔL は、V_dsn0.5 _に比例） 実際のチャネル長がV_dsnにより短くなるので、飽和後も電流は漸増。

)

1

(

)

(

2

2 0 dsn tn gsn n dsn

V

V

V

I













チャネル長変調パラメータλ

式

₍₃₎

V

_dsn

I

dsn _{Eq. (3)}Eq. (4)

(4)

理想からのずれ（２）

(2) 基板バイアス効果１

MOSFETは、V_B = 0 (V) として使用す ることが多いが、ソース電位がGND でない場合に、基板バイアスV_bsn が 発生する。 ) 2 ( 2 1 2 _{r 0 A fp bsn} O fp FB tn q N V C V V   



 





  



 基板バイアス チャネル不純物 V_bsn< 0 になると、閾値が上昇する（次ページ参照） gsn dsn bsn

(5)

44

理想からのずれ（３）

(2) 基板バイアス効果２

V

_gsn

理想からのずれ（４）

(3) サブスレッショルド領域の電流

I

dsn

(対数

)

V

_gsn 0 tn gsn

V

V



のとき、I_dsn が僅かに流れる。 ソース-基板間が、 ダイオードとして働く ため指数関数特性 となる。

S

I

V

Slope

dsn gsn









)

(

log

/

1

10 Sファクタと呼ぶ （小さいほど傾きが大 きいので、スイッチとし ての特性が良い）

n-ch MOSFETモデル式のまとめ

条件式 特性式 線形領域 飽和領域 O n n n n dsn dsn tn gsn n dsn C L W V V V V I         } 2 1 ) {( 2 0 0 tn gsn dsn V V V   2 0 2 0 ) ( 2 ) 1 ( ) ( 2 tn gsn n dsn tn gsn n dsn V V V V V I         0 tn gsn dsn V V V   L_n, W_n は設計者が決定する。 C_O は、製造者が決定する。 OX SiO O t C 1 2 0  

（記憶すること）

単位面積当たりのゲート 酸化膜容量（_F/m2_） _n：電子の移動度（m2_/Vsec） （電子の移動度は材料定 数なので変えることはで きない）

５月１３日

p-ch MOSFETのモデル式のまとめ

条件式 特性式 線形領域 飽和領域 O p p p p dsp dsp tp gsp p dsp C L W V V V V I          } 2 1 ) {( 2 0 | | | |V_dsp  V_gsp V_tp0 2 0 2 0 ) ( 2 ) 1 ( ) ( 2 tp gsp p dsp tp gsp p dsp V V V V V I           | | | |V_dsp  V_gsp V_tp0 ※ V_gsp, V_dsp, I_dsp < 0 で動作する L_p, W_p は設計者が決定する。 C_O は、製造者が決定する。 OX SiO O t C  ₀ ₂ 1

（記憶すること）

単位面積当たりのゲート 酸化膜容量（F/m2_） _p：ホールの移動度（m2_/Vsec） （ホールの移動度は材料 定数なので変えることは できない）

p-chとn-ch MOSFETのBody電位

48

p-ch MOSFETの回路

n-ch MOSFETの回路

p-ch B電位（基準電位）

n-ch B電位（基準電位）

V

_gsp

< 0

V

_gsn

> 0

V

_dsp

< 0

V

_dsn

> 0

49

p-ch と n-ch MOSFETの比較

• n-ch MOSFETとp-ch MOSFETは電圧と電流の

正負が逆

n-ch

I

_ds

V

_gs

V

_tn0

I

_ds

V

_ds I : ドレインに流れ込む向きを正とする

V

_dsn

=V

_gsn

–V

_tn0

V

_tp0

p-ch

V

dsp

=V

gsp

–V

tp0

n-ch

p-ch

（参考）閾値電圧の値による分類

FB B B FB B OX B A Si tn

V

V

C

qN

V

₀



2



0



2





2









2





2





n-ch

I

_ds

V

_gs

V

_tn0

> 0

V

_tp0

< 0

p-ch

V

_tn0

< 0

V

_tp0

> 0

V_FBを選ぶ（ゲート電極の材質を 選ぶ）と、閾値の正負を変更する ことができる n-ch Vtn0 > 0 Enhancement mode V_tn0 < 0 Depletion mode p-ch Vtp0 > 0 Depletion mode V_tp0 < 0 Enhancement mode ディジタル回路では_{Enhancement modeのみ使用する}

MOSFETが小さくなると起こる問題

• 素子の縦横比が１に近づき、

ショートチャネル効果

という

現象が現れる（ゲート長

_{Lを小さくすると閾値電圧V}

_T

が低

くなる）

• MOSFET内部の電界が非常に強くなると、「キャリアの移

動速度が限界に達する」キャリアの

速度飽和

という現象

が現れる（飽和領域でも

_I

_ds

_-V

_gs

特性が

_{1次式になる）}

ゲート長

_{L < 0.3μmぐらいまで小さくすると}

現在の回路シミュレータでは、これらの影響もモデル化

した、精密なデバイスモデルが使用されている。

MOSFETのキャパシタンス

p

n+

n+

S G D

断面図

p+

B

C

_PN

C

_GB

pn接合のキャパシタンス

G-B間のキャパシタンス

pn接合の容量-電圧特性（１）

+ -+ + + + + -+ - -- -+ +

p-type

n-type

位置_x V_B 電位V V_B-V_PN V_B+V_PN 順方向バイアス 逆方向バイアス ゼロ・バイアス 空乏層幅は、バイアス電圧に依存する 空乏層 空乏層には、 ・ドナー（＋）電荷 ・アクセプタ（－）電荷 が平行に並んでいる （電気二重層） 電荷を蓄えたコンデン サと見做せる

pn接合の容量-電圧特性（２）

0

V

_PN ~0.6V 逆バイアス 順バイアス B PN PN Si PN

V

V

V

C

d

S

C







1

)

0

(

0





容量-電圧特性モデル式 （注） 順方向では、電流が流れてキャ パシタとしての性質が失われるので、本 モデル式は適用できない V_B: Built-in Potential ~0.6～0.9V 逆バイアスでは 実測値とよく一致する

C

_PN 実測値 PN接合の面積 空乏層の幅

MOSFETの容量ー電圧特性（１）

V_Gを印加したMOS構造の電子エネルギー G S O O S S OX G V C C C V V       _ox si OX V



_S O C S C 等価回路 G V V_G = V_OX+φ_{S C} OX CS C_O: ゲート酸化膜容量 C_S : 空乏層容量 ゲート 電極 SiO2 p型Si G qV OX d OX qV G V q・φ_S MOS界面付近には空乏層が発生する チャネル 空乏層 電子のエネルギー

MOSFETの容量ー電圧特性（２）

V

_G

を印加しても、まだ強反転せず、

_SiO

₂

_{/Si界面に電子}

が発生していない場合

D Si S

x

C





0



A S Si D

qN

x



2



0





（単位面積当たりの容量） _{（空乏層の幅）} （付録：「MOSFETの特性式の 導出」参照） S O GB

C

C

C

1

1

1





全容量値 OX SiO O t C 



0



2 半導体 SiO₂ 表面電位φsとV_Gは次の関係がある （前ページ参照） G O S V C C C   

MOS構造の等価容量（３）

O GB

C

C



) ( 1 1 1 0 tn S O GB V C C C  

MOS構造の容量-電圧特性曲線

反転するとV_Gを増やしても、 反転電荷だけが増えて、空 乏層は伸びない。従って、半 導体容量Csは一定になる

C(V

_G

)

V

_tn0

0

_V

G ) ( 1 1 1 G S O GB V C C C  

受動素子のモデル

• 回路シミュレータの中での

受動素子（

_{L, C, R）}

の表現

Symbol and Label

R=100 Ω

C=5pF

L=0.2nH

Parameter

R1

C1

L1

受動素子の特性は、（温度一定ならば）1つのパラメータ（素子値） だけで表せる

半導体素子

_{(MOSFET)のモデル}

• 回路シミュレータの中での

半導体デバイス

の表現

Symbol and Label

NMOS

Device Model Name

and Parameters

M1

D G S B

NMOS（

モデル名

）

Device Model

V_T =0.8V _n =500cm2_/Vs Co =2fF L =0.25m ・・・・・ } 2 1 ) {( G T D D2 O n D C V V V V L W I     V_T = …. ・・・・・ 半導体素子の特性は、デバイスモデル（特性式）＋パラメータ（素子値） で表される

PN接合の回路シミュレーションモデル

＝

BI PN PN Si PN V V V C d S C    1 ) 0 ( 0 

)

1

(





  T k V q S PN PN

e

I

I

S

R

R_S, C_PN(0V), I_S , V_BIは、 実測値から求める PN接合ダイオード

N

P

MOSFETの回路シミュレーションモデル

• PN接合特性、寄生容量、MOSFET電流ー電圧特性理論式、直列抵 抗（コンタクト抵抗など）を組み合わせたモデル V_D V_G V_S V_B n+ n+ p-DS DD Rs Rd C_GB C_BS C_BD C_GS C_GD ) ( ) 1 ( ) ( 2 ) ( } 2 1 ) {( 2 2 T G D D T G n D T G D D D T G n D V V V V V V I V V V V V V V I           　　 　　    BI D PN V V V C CBD   1 ) 0 ( ) , ( ) , ( BI G S OX BI G S OX V V C C V V C C CGB    OX eff eff SiO t W L L CGD  0 2(  )

＝

ID DD DS CBS CBD Rs CGB Rd CGD CGS B G S D

（重要）論理シミュレーションと回路

シミュレーションの違い

• 回路シミュレーション – トランジスタレベルの回路のシミュレーションを行う – 論理ゲートの内部回路（トランジスタレベル）がわかっていれば論理回路 もシミュレーションできる – 回路方程式の数値解を求めている – 半導体デバイスの特性から計算するので精度が高いが、計算時間が長 い – アナログ回路、ディジタル回路のどちらでもシミュレーションできる • 論理シミュレーション – 論理回路（論理ゲート記号の回路またはHDL記述）のシミュレーションを 行う – トランジスタレベルの論理回路のシミュレーションはできない – タイムスライス毎に論理演算を実行している – ゲートの遅延を考慮して回路の動作速度を求めることもできるが、精度 は半導体メーカが用意する遅延時間情報の精度に依存している – アナログ回路のシミュレーションはできない

回路シミュレーションの準備（１）

1. LTspiceのインストール

– 電子回路第2及び演習の受講者は、既にインストール済み – 電子回路第2及び演習を取っていない人は、下記の解説を参考に、 LTspiceをインストールしよう – http://jaco.ec.t.kanazawa-u.ac.jp/edu/ec2/pdf/AP1.pdf – （設定例） http://jaco.ec.t.kanazawa-u.ac.jp/edu/ より「公開作業日誌」

2. MOSFETモデルパラメータのインストール

– http://jaco.ec.t.kanazawa-u.ac.jp/edu/micro1/cgi/ で自分用の MOSFETモデルパラメータを生成し、ダウンロードする – ファイル名は、cmos.lib に変更しておく（好きなファイル名でもよい） – モデルパラメータファイルは、LTspiceの回路図ファイル(拡張子 .asc) の保存先か、"LTspiceインストールフォルダ/lib/cmp/" にコピーする

回路シミュレーションの準備（２）

3. MOSFETシンボルのインストール

– http://jaco.ec.t.kanazawa-u.ac.jp/edu/ より、集積回路工学第1の案

内ページに入り、mosfet_symbols.zip をダウンロードする

– 解凍したディレクトリには、N_1u.asy, P_1u.asy, N_50n.asy, P_50n.asyの4つのファイルが含まれている

– 解凍した4個のファイルを "LTspiceインストールフォルダ/lib/sym/" にコピーしておく

– インストールしたシンボルは、Component（その他の部品配置）ボタ

ンにより、Select Component Symbolフォームで選ぶことができる

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ドレインとソースの 位置に注意

（重要）

電子回路設計との違い

市販の半導体部品と集積回路ではデバイスパラメータの

設定方法や目的が大きく異なることに注意

電子回路設計 集積回路設計 モデル名を指定するとパラメータ 値が全て代入される モデル名を指定しても、いくつか のパラメータは変数となっている 全ての同じ型番の半導体素子に、 同じパラメータ値が用いられる 各半導体素子毎に、異なるパラ メータ値が用いられる 一度パラメータ値を決定すれば 変える必要がない 通常は、半導体メーカが提供す る 必要とする回路特性となるように、 回路設計毎に、パラメータ値を調 整する ただし、変更できるのは、レイア ウトに関係するパラメータのみ

演習２．１

_{MOSFETのDC解析}

1. 次ページ以降の解説を参考に、n-ch MOSFETの I

_dsn

-V

_dsn

特性と

_I

_dsn

_{- V}

_gsn

特性を回路シミュレーションにより

求めよ

2. 同様に、p-ch MOSFETのI

_dsp

- V

_dsp

特性と

_I

_dsp

_{- V}

_gsp

特

性を回路シミュレーションにより求めよ

3. (1) 回路図、(2) シミュレーション結果のグラフ、(3) ネット

リストを提出せよ。

– グラフの縦軸、横軸の名称と単位を付け忘れないこと。 電子回路第2及び演習を受講していない人や、LTspiceの使い方を忘れてし まった人は、電子回路第2及び演習の資料や下記のURLを参考にすること。

http://jaco.ec.t.kanazawa-u.ac.jp/edu/ec2/ltspice/

演習２．１の解説（１）

69 n-ch MOSFET p-ch MOSFET モデル名 G端子が近 いほうがS モデルパラメータ ファイル 電圧掃引のネス ティング コメントアウト（2行 目と3行目の選択） ソースの向 きに注意 N_1uのシンボル P_1uのシンボル （参考）シンボルの回転は_{CTRL+R、シンボルの反転はCTRL+E}

• n-ch MOSFETのシンボルを右クリック

• MOSFETのパラメータ設定画面で下記のように設定

演習２．１の解説（２）

poly (G) S D contact _contact n-active p-sub W L p-active B D D L W D*W (D=3uを想定） 2D+2W (D=3uを想定） モデル名 注：p-ch MOSFETのモデル名は P_1u, 他の値は上記と同じでよい 並列接続数

演習２．１の解説（３）

.model N_1u nmos level = 3

+ TOX = 200E-10 NSUB = 1E17 GAMMA = 0.5 + ・・・・ n-ch MOSFETを 表す モデル名 モデルの種類を 表す モデル名として、N_1u, N_50n, P_1u, P_50n の4種類が用意されている ことを確認しよう（これらのパラメータは教育用として公開されている） 想定製造技術 n-ch MOSFET p-ch MOSFET 想定電源電圧

1um（レガシー） N_1u P_1u 5.0V 50nm（先端） N_50n P_50n 1.0V

最先端のプロセスで製造されたトランジスタは、教科書の近似式と

特性がピッタリ合わないため、ここでは1umのモデルを使用する

演習２．１の解説（４）

• 回路図の貼り付け方法

– 回路図のウインドウを選択し、メニューよりTools > Copy bitmap to Clipboard

– レポートを作成しているアプリケーション上で貼り付け

• グラフの貼り付け方法

– シミュレーションを実行し、グラフを表示させる

– グラフのウインドウを選択し、メニューよりTools > Copy bitmap to Clipboard

– レポートを作成しているアプリケーション上で貼り付け

• ネットリストの出力

– 回路図のウインドウを選択し、メニューよりView > SPICE Netlist – Netlistが表示されたウインドウを右クリックし、Generate Expanded