20911 SY 20110127-S00004 No.A1919-1/8
http://onsemi.jp
Semiconductor Components Industries, LLC, 2013
LV0223CV
概要
LV0223CV は、3 波長対応フォトダイオードを内蔵した光ピックアップ用のフロントモニタ OE-IC で ある。高速プロセス、小型・薄型 CSP パッケージを採用している。
機能
・3 波長対応 PIN 型フォトダイオード内蔵
・シリアル通信によるゲイン調整(-6dB〜+6dB、256 ステップ)
・差動出力増幅アンプ 絶対最大定格/Ta=25℃
項目 記号 条件 定格値 unit
最大電源電圧 VCC 6 V
許容消費電力 Pd ガラスエポキシ両面基板(55mm×45mm×1.6mm)、
銅箔面積(表：約90%、裏：約90%)、Ta=75℃
143 mW
動作周囲温度 Topr -20〜75 ℃
保存周囲温度 Tstg -40〜100 ℃
推奨動作条件/Ta=25℃
項目 記号 条件 min typ max unit
動作電源電圧 VCC 4.5 5 5.5 V
出力負荷容量 Co 12 20 33 pF
出力負荷抵抗 Zo 3 kΩ
モノリシックリニア集積回路
光ピックアップ用
フロントモニタ OE-IC
最大定格を超えるストレスは、デバイスにダメージを与える危険性があります。最大定格は、ストレス印加に対してのみであり、推奨動作条件を超えての機能 的動作に関して意図するものではありません。推奨動作条件を超えてのストレス印加は、デバイスの信頼性に影響を与える危険性があります。
項目 記号 条件 min typ max unit
消費電流 ICC 13.3 17 22.1 mA
Sleep電流 Islp 0.6 mA
無光時出力電圧 Vc 遮光時 1.85 2 2.15 V
出力オフセット電圧 Vofs 遮光時、VOP-VON間電圧 -30 0 30 mV
オフセット電圧温度変動*1 Vofs Ta=-10〜+75℃ -60 0 60 μV/℃
VLC Low Gain, λ=780nm, G=0dB 0.21 0.262 0.31 mV/μW VLD Low Gain, λ=650nm, G=0dB 0.22 0.275 0.33 mV/μW VLB Low Gain, λ=405nm, G=0dB 0.14 0.172 0.21 mV/μW VM1C Middle1 Gain, λ=780nm, G=0dB 0.66 0.83 0.99 mV/μW VM1D Middle1 Gain, λ=650nm, G=0dB 0.70 0.87 1.05 mV/μW VM1B Middle1 Gain, λ=405nm, G=0dB 0.43 0.54 0.65 mV/μW VM2C Middle2 Gain, λ=780nm, G=0dB 1.97 2.46 2.95 mV/μW VM2D Middle2 Gain, λ=650nm, G=0dB 2.07 2.58 3.10 mV/μW VM2B Middle2 Gain, λ=405nm, G=0dB 1.29 1.62 1.94 mV/μW VH1C High1 Gain, λ=780nm, G=0dB 3.35 4.19 5.02 mV/μW VH1D High1 Gain, λ=650nm, G=0dB 3.52 4.40 5.28 mV/μW VH1B High1 Gain, λ=405nm, G=0dB 2.20 2.75 3.30 mV/μW VH2C High2 Gain, λ=780nm, G=0dB 5.72 7.15 8.58 mV/μW VH2D High2 Gain, λ=650nm, G=0dB 6.02 7.52 9.02 mV/μW 光出力電圧*1
VOP-VON 間電圧
VH2B High2 Gain, λ=405nm, G=0dB 3.76 4.70 5.64 mV/μW
光出力電圧調整範囲*1 G G=0dB基準、調整幅の絶対値 5.5 6 6.5 dB
Dレンジ*1 VoD VOP-VON間電圧 1700 2200 mV
FcC -3dB(1MHz基準), λ=780nm 光入力=40μW(DC)+20μW(AC)
60 80 MHz
FcD1 -3dB(1MHz基準), λ=650nm 光入力=40μW(DC)+20μW(AC) Low/ Middle1/2 Gain
60 85 MHz
FcD2 -3dB(1MHz基準), λ=650nm 光入力=40μW(DC)+20μW(AC) High1/2 Gain
60 80 MHz
FcB1 -3dB(1MHz基準), λ=405nm 光入力=40μW(DC)+20μW(AC) Low/ Middle1/2 Gain
60 85
周波数特性*1、*2
FcB2 -3dB(1MHz基準), λ=405nm 光入力=40μW(DC)+20μW(AC) High1/2 Gain
60 80
セトリング時間*1 Tset 10 15 ns
応答時間*1 Tr,Tf Vo=0.9Vp-p, 出 力 レ ベ ル 10 〜 90%, Fc=10MHz, duty=50%
4 10 ns
オーバーシュート*1 Ovst Vo=0.9Vp-p, G=0dB 15 %
アンダーシュート*1 Unst Vo=0.9Vp-p, G=0dB 15 %
リニアリティ*1 Lin 出力0.5V, 1.0V時(VOP-VON間) -1 0 1 %
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項目 記号 条件 min typ max unit
TC λ=780nm, 25℃基準 7 10 13 %
TD λ=650nm, 25℃基準 -1 2 5 %
光出力電圧温度依存 VOP-VON 間電圧
*1、*3
TB λ=405nm, 25℃基準 -1 2 5 %
*1 項目は設計参考値である。
*2 項目は VOP、VON 単独適用時の周波数特性である。出力電圧調整-6〜+6dB 時の周波数特性である。
*3 項目は High/Middle/Low ゲイン時及び、出力電圧調整-6〜+6dB 時の 25〜75℃の温度依存である。
【出力電圧の計算式】
VN = (感度/2)×5400/(5400-16×GCAstep)×光量(μW)
外形図
unit:mm (typ) 3407
ピン配置図
端子位置 端子名 機能
1A SDIO シリアル通信 データ端子
1B VOP 正側出力端子
1C VON 負側出力端子
2A SCLK シリアル通信 クロック端子 レジスタ選択端子
SSEL=Low:アドレス 00〜0Fh を使用 SSEL=High:アドレス 10〜1Fh を使用 2C SSEL
SSEL=Open:アドレス 70〜7Fh を使用 3A SEN シリアル通信 Enable 端子
3B GND GND 端子
3C VCC 電源電圧端子
SEN GND VCC
SCLK SSEL
SDIO VOP VON
TOP VIEW
3
2
1
A B C
SANYO : ODCSP8(1.45X1.45)
0.08(0.52) 0.67 MAX 1.45
1.45
TOP VIEW SIDE VIEW
SIDE VIEW
BOTTOM VIEW 0.2
123
123
A B C
0.5
0.5
C B A
※PD size は設計参考値とする。
ブロック図及び測定回路図
レジスタ表
SSEL 端子により、レジスタ群を選択可能とする。
SSEL=Low 時
Address 7 6 5 4 3 2 1 0
Name POWER IV GAIN SEL GAIN SEL IV GAIN2
Default 00 00 00 1 0
Value
00h 11:Power on 00/01/10:SLeep
*4 00/01:BD
10:DVD 11:CD
*4
Name BD GAIN
Defult 1 1 1 1 1 1 1 1
Value
01h
00000000 〜 11111111
Name DVD GAIN
Defult 1 1 1 1 1 1 1 1
Value
02h
00000000 〜 11111111
Name CD GAIN
Defult 1 1 1 1 1 1 1 1
Value
03h
00000000 〜 11111111
Name 0Eh TEST1 (*1)
Name 0Fh TEST2 (*1)
1.45mm
1.45mm
0.725mm
0.725mm
Center of PD
+ -
Vref
Low Middle1 High2
+ -
Vref Serial
SEN SCLK SDIO SSEL
Bias Regulator Vref
Control VCC
20pF
Vo+
Vo-
20pF
VCC
GND
Middle2 High1
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SSEL=High 時
Address 7 6 5 4 3 2 1 0
Name Power IV GAIN SEL GAIN SEL IV GAIN2
Defult 00 00 00 1 0
Value
10h 11:Power on 00/01/10:Sleep
*4 00/01:BD
10:DVD 11:CD
*4
Name BD GAIN
Defult 1 1 1 1 1 1 1 1
Value
11h
00000000 〜 11111111
Name DVD GAIN
Defult 1 1 1 1 1 1 1 1
Value
12h
00000000 〜 11111111
Name CD GAIN
Defult 1 1 1 1 1 1 1 1
Value
13h
00000000 〜 11111111
Name 1Eh TEST1 (*1)
Name 1Fh TEST2 (*1)
SSEL=Open 時
Address 7 6 5 4 3 2 1 0
Name Power IV GAIN SEL GAIN SEL IV GAIN2
Defult 00 00 00 1 0
Value
70h 11:Power on 00/01/10:Sleep
*4 00/01:BD
10:DVD 11:CD
*4
Name BD GAIN
Defult 1 1 1 1 1 1 1 1
Value
71h
00000000 〜 11111111
Name DVD GAIN
Defult 1 1 1 1 1 1 1 1
Value
72h
00000000 〜 11111111
Name CD GAIN
Defult 1 1 1 1 1 1 1 1
Value
73h
00000000 〜 11111111
Name 7Eh TEST1 (*1)
Name 7Fh TEST2 (*1)
*1 TEST1、TEST2 は、電源投入時に“00000000”とセットされる。また動作時も“00000000”を変更されないようにすること。
読み込みを行った場合、“00000000”を返す。
*2 アドレス 04h〜0Dh、14h〜1Dh、74h〜7Dh へ書き込みを行ったとしても、動作上問題ない。
また、SSEL 端子により設定された前述アドレスの読み込みを行った場合、“00000000”を返す
*3 SSEL 端子により設定されたレジスタ群以外のアドレス読み込みを行った場合、値を返さず Hi-Z を保つ。
(例) SSEL=open 時、00h〜0Fh、10h〜1Fh アドレスの読み込みを行った場合、値は返さない。
*4 I/V アンプのゲイン設定は下表を参考に設定すること。
I/V アンプゲイン設定表
00h/10h/70h 5 4 1
Name IV GAIN1 SEL IV GAIN2
Default 00 1
High2 00/01 1
High1 10/11 1
Middle2 00/01 0
Middle1 10 0
IV Gain
Low 11 0
tSTA
tENH
(HOST) SEN
(HOST) SCLK
(HOST) SDIO
(HOST) SEN
(HOST) SCLK
(HOST) SDIO
tENL
tSTO
tDSU
tDHO
tDDLY
SDIO 端子負荷/CL=20pF、下記表は設計参考値となる。
項目 記号 Min. Typ. Max. 単位
SCL クロック周波数 Write 時 fSCL 0 10 MHz
SCL クロック周波数 Read 時 fSCL 0 4 MHz
SDIO データセットアップ時間 tDSU 50 ns
SDIO データホールド時間 tDHO 50 ns
SDIO アウトプットディレイ tDDLY 10 80 ns
SEN“H”期間 tENH 1.6 μs
SEN“L”期間 tENL 200 ns
SEN 立ち上がり後の SCL 立ち上がり時間 tSTA 60 ns
最終 SCL 立ち上がり後の SEN 立下り時間 tSTO 100 ns
シリアル入力“H”電圧 VIH 2.4 3.7 V
シリアル入力“L”電圧 VIL 0.6 V
SDIO 出力“H”電圧 VOH 2.5 2.9 3.3 V
SDIO 出力“L”電圧 VOL 0 0.3 0.8 V
A7 A6 A5 A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
MSB LSB MSB LSB
Mode Address Data
(Output Data from Host)
(HOST) SEN
(HOST) SCLK
(HOST) SDIO
A7 A6 A5 A4 A3 A2 A1 A0
D7 D6 D5 D4 D3 D2 D1 D0
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
MSB LSB
MSB LSB
Mode Address
Data (Output Data from Host)
(HOST) SEN
(HOST) SCLK
(HOST) SDIO
SDIO
Pin タイプ 内部等価回路図
SDIO Input Output
3V 3V
VOP
VON
Output
SCLK
SEN
Input
3V
SSEL Input
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(参考訳)
