積層構造PRAMの設計法
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(2) 情報処理学会第 75 回全国大会. 図 4 に以上の積層構造 PRAM を実現するロウデコ ーダ、カラムデコーダ等のコア回路の構成と配置 を示す。コア回路の設計には従来の平面型よりも パターン面積が縮小できる SGT を用い、ロウデコ ーダはメモリセルの左右に配置する事によりパタ ーン設計を容易にしている。. ３．積層構造 PRAM のコスト・動作速度見積も り. ビットの積層型 PRAM の構成を図 6 に示す。DRAM と同程度の高速動作を実現するためには、1 本の ワード線に４K 個のメモリセルを接続し、64 層 積層する方式が最適である。また１T ビットを実 現するためには１G ビットのメモリセルブロック を縦に 32 列、横に 32 列接続し、駆動回路の側 に高速特性が必要なブロックを配置する（メイ ンメモリ代替のため）。. 歩留りとコストの関係(BS,colum無) 1000. 100. 0.14工程/1層. 従来. (平面積層型)歩留り=70%. 平面積層型. 10. 今回の提案. コス ト. (平面積層型)歩留り=90%. 図7. (平面積層型)歩留り=95%. 積層型 PRAM の位置づけ. (BiCS型)歩留り=70% 1 4. 8. 16. 32. 64. 128. 256. (BiCS型)歩留り=90%. 図 7 に今回提案した積層型 PRAM のメモリ階層 における位置づけを示す。図 6 に示すような構 成を採用する事によりメインメモリ（DRAM）を 代替できる高速動作が実現でき、BiCS 構造の導 入によりストレージ（NAND 型フラッシュメモ リ）を代替できる低コストを実現できる可能性 があることが分かった。. (BiCS型)歩留り=95% 0.1. BiCS型 0.04工程/1層 0.01. 積層数. 図5. 積層型 PRAM の 1 ビット当りのコスト. 図 5 に積層型 PRAM の 1 ビット当りのコストの 積層数依存性を示す。1 ビット当りのコストは工 程数に比例し、歩留りと積層数に反比例すると 仮定して見積もった。1 ビット当りのコストを最 小にする積層数が存在し、歩留りが比較的に高 い場合には従来の NAND 型フラッシュメモリの１ ０％程度の低コストが実現できる。 BL. 4k WL. 積層. 64段 4k. 32個 DRAM代替 32Gbit. １Gビットメモリブロック 駆動回路. 32個 フラッシュメモリ 代替 968Gbit. １Tビットメモリブロック. 図6. １T ビット 積層型 PRAM の構成. 次に DRAM と同程度の高速動作を想定した１T. 1-6. ４．まとめ 積層型 PRAM を新たに提案し、そのメモリセル の積層方法、コア回路構成、1 ビット当りのコス ト、動作速度等を検討した。本方式は DRAM と同 程度の高速性能と、NAND 型フラッシュメモリ以 上の抵コストの不揮発性半導体メモリを実現で きる可能性があることが分かった。 参考文献 [1]T.Tanaka et. al., “Bit cost scalable technology with punch and plug process for ultra high density flash memory”, Symp.on VLSI Technology, 2007. [2]菅野、渡辺、“積層方式 NAND 構造１トラン ジスタ型 FeRAM の読み出し方式の検討” 電 子 情 報 通 信 学 会 論 文 誌 vol.J91-C, no.11, pp.668-669, 2008. [3]玉井、渡辺、“ユニバーサルメモリを目指し た積層型 NOR MRAM の検討” 電気学会論 文 誌 Ｃ vol.129, no.11, pp.2091-2092, 2009.. Copyright 2013 Information Processing Society of Japan. All Rights Reserved..
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