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アナログ回路開発４０年を振り返って

ADCを中心とした技術の変遷と今後

松澤 昭

東京工業大学

2

内容

• はじめに

• バイポーラの時代

– 並列型（Flash) ADC

• Bi-CMOSの時代

– 直並列型（抵抗補間）ADC

• CMOSの時代

– 直並列型(容量補間）ADC

– パイプラインADC

• CMOS超高速ADC

– ゲート補間ADC

DVD用アナデジ混載SoCの実現

• SA-ADCの革新

– 容量とダイナミック回路 変換エネルギー1/1000

– デジタルアシスト技術：ミスマッチ補償

• 今後のADC開発の展望

– SARを中心としたハイブリッド型ADC

– SAR+∆ΣADC ダイナミックアンプ

• まとめ

3

デジタルビデオ技術の開発開始

Panasonic VHS Video NV-6000, 1979 1979, 中央研究所の配属同期と 1978年に松下電器に入社し、1979年に中央研究所に配属された。 1978年に松下電器は総力を結集し６時間録画のVHSビデオの開発に成功。 以後ビデオ関連の売り上げは１兆円規模に達し、大黒柱に成長。 ビデオ機器はアナログ技術の粋と言うべきものであったが、 次のデジタルビデオの開発に向けての研究が開始された。

4 V_in V_RT V_RB Comps. Encoder D_out D_out SAR logic Comp. V_in V_R 2 C 4 C m C 2 CDAC. ADC (Comp.) DAC Amp. -V_in D Stage 1 Stage 2 Unit stage Stage m Comps. D₁ D₂ D_m D_m+1



ADC DAC D_out



V_in -Integrators (b) 逐次比較 (SAR) (c) パイプライン (d) ∆Σ (a) 並列 (フラッシュ)

ADC の変換方式

Flash, SAR, パイプライン, ∆Σが主要なアーキテクチャである

5

基本的な変換動作

エレメント数、クロック数により基本的に３つの変換手段がある。 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 パラレル シリアル _{パイプライン} 電圧 時間（クロック） １クロック N クロック 1 クロックのスループット （Nクロックかかるが、、、） N n  2 n  N _{n  N} n:エレメント数 1_1 2_1 1_2 3_1 2_2 1_3 4_1 3_2 2_3 1_4 4_2 3_3 2_4 4_3 3_4 4_4 1 2 3 4 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 回路規模大 超高速 回路規模最小 低速（Nクロック必要） S/H回路必要 回路規模小 高速（見かけ上１クロック） S/H+OPアンプ必要

6

当時のビデオ用

A/D変換器

10bit 14.3MHz ADC

Analog Devices Inc.

ビデオのデジタル化の大きな課題はA/D変換器であった。 当時のビデオ用10bit A/D変換器は非常に高価で消費電力が大きかった。 民生品はおろか、業務用にも使用できないものであった。 私の使命はADCを開発し、各種デジタルAV機器を実現することであった。

１００万円

!!

20W

7 '90 1 10 100 50 20 5 2 Performance Index Number Perfec TV DVC Applied Systems 6b,800MHz 8b,120MHz 10b,20MHz 10b, 30MHz 8b,20MHz 10b, 300MHz 10b, 20MHz, 30mW HDTV Camera HDTV Receiver Video Camera Wide-TV HDTV Digital Camera 6b, 80MHz 8b, 100MHz Video Switcher Digital OSC Digital oscilloscope

ADC開発と機器開発の歴史

DVD Bip / BiCMOS CMOS 6b, 1GHz

以後、各種の

_{ADCを開発し、各種デジタルビデオ機器を実現してきた。}

8

バイポーラの時代

1970年代後半から1980年代の全般におけるアナログ回路

に使用できるデバイスはほとんどバイポーラであり，

MOSは性能が悪すぎて使用できなかった。

バイポーラは精度（ミスマッチ）は良好であったが

ADCに不可欠なスイッチと容量が使えなかったため

アーキテクチャは

並列型（

_Flash)

に限定された

並列型（フラッシュ）高速，精度限界，消費電力とチップサイズ大

9

並列型

ADCの精度

基本的に並列型ADCの精度を決めるのはトランジスタミスマッチ電圧である。 量子化電圧を2mVとすると、 0.2mV以下のミスマッチ電圧が必要 バイポーラTRでは可能だったが、MOSでは無理 MOSでは数mVから数10mV

10

日本初のビデオ用

_{8b ADCの開発}

1981

Bipolar (3um) 8b, 30MS/s, 0.7W

初めての仕事で国産初のビデオ用

8b ADCの開発に成功

このADCは横河電機やアドバンテストの電子計測機器用として20年以上販売された。

11

世界初のビデオ用

10b ADC ICの開発

Bipolar (3um) 10b, 20MS/s, 2W $ 800

T. Takemoto and A. Matsuzawa, JSC, pp.1133-1138, 1982. IR100 Award受賞 1982年，バイポーラ技術を用いて高精度比較器を集積し， 世界初の集積化されたビデオ用10b ADCを実現した。 世界初のデジタルビデオスイッチャー 256QAM無線伝送 ソウル五輪のハイビジョン中継などに使用 日経エレの表紙を飾る V_in V_RT V_RB Comps. Encoder D_out 並列型 (Flash) ADC 世界最高のアナログ_{ICの集積度}

12

バイポーラ技術を用いた超高速

ADC

8b, 120MHz, (1984） 世界最速 8b ADC 8b, 600MHz ADC (1991） 世界最速 8b ADC 6b, 1GHz ADC (1991） 量産レベルで世界最高速

バイポーラ技術と並列型

ADC技術を用いて各種超高速ADCを開発した。

M. Inoue and A. Matsuzawa, ISSCC 1984

JSC. SC-19, 1984

A. Matsuzawa, VLSI symposia 1991

A. Matsuzawa, ISSCC 1991

HDTV カメラ とデジタルオシロスコープの実現に寄与

13

デジタルオシロの実現

Panasonic：10b 100MHz OSC (1986年） Yokogawa Electric 8b 1GHz (1994）

デジタルオシロスコープは超高速

ADCの開発があってこそ実現でき

た。

14

超高速

_{10b 300MHz ADCの開発}

1.2um Bipolar

H. Kimura and A. Matsuzawa, VLSI Symposia ’92, JSC, SC-28, 1993.

Bipolar 10b 300MHz, 4W 10bitで他の開発よりも 4倍高速，世界最高速 比較器列 補間抵抗列 差動増幅器 マ スタ ーラ ッ チ 並列補間型ADC 100 オフセット電圧ばらつき σ(m V ) 10 1 0 0.5 1.0 0.1 誤差0 .5 L S B以下 の精度の達成確率 高速バイ ポ ー ラ ト ラ ン ジ ス タ のオ フ セ ッ ト 領域　 1.5 従来の並列型A /D変換器 補間型A /D変換器 複数の増幅器の出力間に補間抵抗を入れることで，オフセットばらつきへの要求を 大幅に緩和，10ビットの世界最高速ADCを実現した 1994年 R&D100賞を受賞 シカゴの受賞会場にて

15

バイ

CMOSの時代

1980年代の後半からバイポーラとCMOSを集積した

バイ

_{CMOS技術が開発された。}

CMOSにより

サンプルホールド

が使用できるようになった

ため，２回程度の変換を行う

直並列型

_ADC

アーキテクチャ

が使用でき，消費電力を下げることができた。

しかし，２つの変換領域のつなぎが難しかった。

16

直並列型

_ADC

A. Matsuzawa ISSCC 1990. Bi-CMOS サンプルホールド回路 並列型ではコスト、量産性などに多くの課題があり、民生用は無理であった。 直並列型が回路規模の低減に有効であるがサンプルホールド回路を必要とし、 バイポーラ回路では良好な特性を得ることが困難であった。 そこで、当時使用可能になっていたBi-CMOSを用いて解決し、直並列型ADCを開発した。 ハイビジョン受像器用ボード （世界初の家庭用HD受信機） スイッチは_{MOSではなく} ダイオードブリッジを用いている

17

直並列型

ADC

2

@

2

2

2

1 2

_M

N

n

N M N M

_

_

_



       直並列型ADCでは回路規模は削減されるが、サンプルホールド回路を必要とする。 段間オフセット電圧により変換誤差が発生するが、これはオーバラップ構造で解決できる。 9 1 8   変換値 3 2 1 0 12 (3) 8 (2) 4 (1) 0 (0) 上位変換 下位変換 5 4 3 3 2 2 1 1 0 0 -1 -2 12 (3) 8 (2) 4 (1) 0 (0) 12 (3) 8 (2) 4 (1) 0 (0) 信号 上位変換 下位変換 上位変換 下位変換 オーバラップ 段間にオフセット電圧がある場合 8 0 8  7 1 8  オーバラップ構造を使用 8 0 8  変換値[8]を取る電圧範囲 が大きくなり、誤差が発生 8 0 8  正常変換 (i-1) i 段間オフセット電圧

18

補間型

A/D変換方式の発明

D 1 D 2 D 0 D 8 D 6 D 7 下位比較器列 ～ C 1 C 2 C 3 C 4 C 5 C 6 C 7 上位基準抵抗列 上位比較器列 差動増幅器 入力信号 補間抵抗列 V n CV n CV n -1 V n -1 V i1 V i3 CV i3 CV i1 V r , n -1 V r , n Vr, n-1 Vr, n Vn-1 CVn-1 CVn Vn Vi1 Vi2 Vi3 CVi1 CVi2 CVi3 D1 D2 D3 D4 D5 D6 D7 D0 D8 入力電圧 差動増幅器の出力電圧 ・ 補間電圧 補間電圧 補間電圧 増幅さ れた信号 段間オフセット電圧が一定でないと変換誤差を発生するが、 補間により、オフセット電圧が変化しても必要な変換区間を均等分割してなめらかに変換する。 1994 注目発明賞受賞 フィリップスグループが補間技術の先駆者である。

19

補間を用いた

A/D変換の効果

0 4 8 1 2 1 6 1 6 1 2 8 4 0 + ΔV -ΔV ΔV ： 電圧誤差 0 2 3 1 0 1 2 3 1 0 2 3 0 1 2 3 理想直線 0 4 8 1 2 1 6 入力電圧 ( a) A/D変換動作 ( b ) A/D変換特性 大きなオフセット電圧があっても 滑らかな特性になる 2 2 2                   G m comp diff off    初段に増幅器を用いているので比較器のオフセット電圧が下がったように見える 増幅器や参照電圧にオフセットばらつきがあってもDNLの少ない滑らかな変換が可能 映像用ADCでは厳密な直線性よりも変換の滑らかさが重要

20

CMOSの時代

1990年代からはCMOSでADCができるようになり

その後は

_CMOS

が

_{ADCのみならず}

全ての集積回路

に使用されるようになった。

初期のころの技術開発はいかにミスマッチを抑えるかに

集中した

21

CMOS 比較器

最初のCMOS比較器はただ単にバイポーラ回路をCMOSに焼き直したものであった。 MOSはバイポーラに比べ約20倍精度が悪く(2mV vs. 0.1mV)、このため7bitくらいが限 界であった。 Yukawa, et al., JSC, 1986. 1 10 100 1 103 0.1 1 10 100 VT LW( ) 0 VT LW( ) 1 VT LW( ) 2 LW LW T VT  ox  0.4um Nch 0.13um Nch 0.13um Nch ) mV ( V_T  ) m ( LW _ 2 MOSトランジスタのミスマッチを低減するためにはゲート面積を大きくする必要があり 精度を上げようとすると、コスト、消費電力が増大し、変換周波数が低下した。 MOSトランジスタのゲート面積とミスマッチ

22

チョッパー型

CMOS比較器

CMOS ADCが高精度かつローパワーになったのはこのチョッパー型比較器の開発による。 インバータ、容量、スイッチという最も単純な回路を組み合わせることで、 比較・増幅・オフセット電圧補償、ラッチ動作を実現した。 Dingwall, RCA, 1979 V_dd V_dd 0 0 V_sig V_ref V_g V_out diode g V V  V_sig V_ref V_g C S₁ S₂ V_out V_sig C V_g=V_diode V_out V_ref C _V out



sig ref



diode out G V V V V    信号トラッキング サンプル+比較増幅 ダイオード電圧は_VT変動などにより変動するが、容量_{Cによりキャンセル可能} チョッパー型_{CMOS比較器} 従って、微細なトランジスタを用いても 高精度、低電力変換が可能になった。 また、S/H機能が簡単に実現できるようになった。 微細化・低電圧化に対応し，今日でも有効な回路

23

CMOSによる直並列型ADCの実現

入力信号 上位参照電圧 下位参照電圧 S/H回路 S/H回路 CMOSによる直並列型ADCを実現するには １．高精度比較器 V_off<1mV (通常のMOS V_Tミスマッチは20mV程度） ２．S/H機能の実現 ３．低電力化 上位比較器 下位比較器 CMOSチョッパー型比較器 S/H機能とオフセット補償を同時に実現 N. Fukushima, ISSCC 1989 8bit ADC

24

超低電力

_{CMOS 10b ADCの開発}

K. Kusumoto and A. Matsuzawa ISSCC ’93, JSC 1993. CMOS 10b, 20MS/s, 30mW

携帯用ビデオ機器に使用できる低電力、低コスト

_ADCの開発

1 10 100 87 88 89 90 91 92 93 94

1/8

バイポーラ /Bi-CMOS CMOS NEC UCLA 我々の開発 発表年 FoM (pJ) 他のADCに比べ1/8の低消費エネルギー。これ以後，ADCのCMOS化が加速 ADCのFoMはこの開発の意義を示すために考案されたと言われている それまではCMOSは低エネルギではなかった

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容量補間技術の発明

Mismatch voltage Small DNL

K. Kusumoto and A. Matsuzawa JSC, pp. 1200-1206, 1993.

Step size

Step size Step size しかしながら、チョッパー比較器を用いたADCの精度は8bit程度であり、

貫通電流が流れるので、低電力化に限度があった。

そこで、容量を用いて補間を行うことで、高精度化と画期的な低電力化を同時に達成した。

26

初期のアナログ・デジタル混載

_LSI

6b Video ADC

8b low speed ADC;DAC

Digital Video filter

8b CPU

低電力 CMOS ADCの開発に成功したことで、デジタルフィルターや、

マイコンなどのデジタル回路との混載が可能となり、ポータブルAV機器の小型化

低コスト化に大きく貢献した。

System block diagram

A. Matsuzawa, “Low-Voltage and Low-Power Circuit Design for mixed Analog/Digital Systems in Portable Equipment,” IEEE Journal of Solid-State Circuits, Vol.29, No.4, pp.470-480, 1994.

27

ムービーカメラのディジタル化に貢献

CMOS 8b ADC

CMOS 8b 3ch DAC 1991

Digital handy VCR needs CMOS ADCs and DACs

28

パイプライン型

_ADC

90年代から主流になったADCがパイプライン型ADCである。直

並列型

_{ADCは低電力であるが，高精度化が困難である。}

パイ

プライン型

ADC

は

14ビット程度の

高精度化を図ることができる

。

当初，比較期のオフセットへの要求が厳しかったので

使用されなかったが，極めて

大きなオフセットでも構わない

1.5bit冗長技術

が開発されてから，大きく発展した。

微細化

によ

り

_{CMOS増幅器やスイッチの性能がぐんぐん向上し，}

_ADC性能

も急速に進歩

した。

29

パイプライン型

ADC

比較器 入出力特性

パイプライン型

ADCは折返し入出力特性を有しパイプライン動作でA/D変換を行う。

1st _{stage 2nd stage} V_ref D_{out_1} V_in C_f C_s Comp. DAC OP -+ D_{out_2} C_f C_s Comp. DAC OP -+ 1st _{out 2nd out} to next

Amplify modeVref Sample mode

-1 -0.75 -0.5 -0.25 0 0.25 0.5 0.75 1 -1 -0.75 -0.5 -0.25 0 0.25 0.5 0.75 1 1stage -1 -0.75 -0.5 -0.25 0 0.25 0.5 0.75 1 -1 -0.75 -0.5 -0.25 0 0.25 0.5 0.75 1 2stage 1st _out 2nd out Signal is folded                 2 , 0 , 2 2 _in ref ref out V V V V

30

1bit パイプラインADCの動作と課題

信号を折れ返して転送することにより１ビットずつ変換を行う

比較期のオフセットは

_{0.1mV(12b)程度が要求され非実用的だった}

-Vref +Vref -Vref +Vref １ビット目 0 1 Ｘ２ 入力信号 出力信 号 比較器出力 -V_ref +Vref -Vref +V_ref ２ビット目 0 1 0 1 Ｘ２ 入力信号 出力信号 比較器出力 -V_ref +Vref 比較器の オフセット電圧 オーバーレンジに より変換値がクリップされる。 +Vref _-V ref +Vref 入力信号 変換出 力 変換値がクリップ 正常値に戻る

31

1.5ビット冗長構成の発明

-V_{ref +V} ref +V_ref -V_ref V_sig V_out +V_ref/4 -V_ref/4 00 01 10 1.5ビット冗長構成の変換特性 比較器のオフセットで 切り替わり点はずれる A B 利得が正確な場合 A点とB点は値として つながる 比較器のオフセットは 補正可能 OPアンプも同様 変換範囲の充分内側で折れ返す特性

冗長構成により比較器と増幅器のオフセット電圧は変換特性に影響を与えない。

比較器のオフセット A点： MSB変換値は0 だが、大きなアナログ出力 B点： アナログ出力は小さいが、MSB変換値は1である。 A点でのA/D変換値とB点でのA/D変換値は同じ Lewis et al., JSSC '92 Ginetti et al., JSSC '92

以後、この構成が主流となり、高速

_{ADCはパイプライン型が主流となる。}

32

パイプライン型

ADCの精度と速度

10

6

)

(

dB

 N



G

C_s C_f +v_ref v_in V_out δ1 δ2 +v_ref +v_ref -v_ref -V_ref/4 +V_ref/4 時間 電圧 出力電圧 誤差電圧            t in out 2V 1 e V           t in out 2V e V 1) OPアンプ利得 70dB: 10b 94dB: 14b 2) 容量ミスマッチ _C N C 2 1   3) 熱雑音 C C C 1   容量ミスマッチがあるときの入出力特性 OPアンプ回路 2 2 2 6 3 2 ref nt N o V kT v C    １．精度 ２．速度 2 2 2 18 ref N o V kT C    open c GBW  Nf 0.1%: 10b 0.006%: 14b 1GHz: 10b, 100MS/s 10GHz: 10b: 1GS/s GBW _open パイプライン型ADCの性能はOPアンプ周りの性能で決定される。 CMOSの微細化により急激に性能が向上，しかし，低電圧化に伴いOPアンプ性能が劣化 最近は以前ほどは使用されなくなった。

33

CMOS超高速ADCの開発

DVDの記録信号を誤りなく読み出すために

7bit 400MHz程度の

超高速

_CMOSADC

の開発

が必要となった。

従来はバイポーラ技術が必要であったが，

CMOS化にチャレンジした。高速化だけでなく

低電力化，高精度化が同時に必要であった。

34

DVD再生用デジタル信号処理技術

Variable Gain Amp. Analog Filter A to D Converter Digital FIR Filter Viterbi Error Correction Clock Recovery Voltage Controlled Oscillator Data Out Data In (Erroneous) Analog circuit Digital circuit Pickup signal DVD, HDD _{7b, 400MS/s} DVDレコーダーはSNRが低く、誤り率が高い、そこで波形等価やエラー訂正などの デジタル信号処理が必要となった。 しかしそれは7b, 400MHzという計測器なみのADCを必要とすることであった。 Data Out (No error)

35

超高速CMOSADCの開発

6b, 1GHz ADC 2W, 1.5um Bipolar 6b, 800MHz ADC 400mW, 2mm2 0.25umCMOS 7b, 400MHz ADC 50mW, 0.3mm2 0.18umCMOS

K. Sushihara and A. Matsuzawa, ISSCC 2000.

A. Matsuzawa, ISSCC 1991

当時、世界最高速の_{CMOS ADC}

高速性を維持し、電力を_{1/8に下げた}

91年当時、世界最高速の6b ADC

超高速ADCの民生機器応用にはCMOS化と低電力・低コスト化が不可欠であった

K. Sushihara and A. Matsuzawa, ISSCC 2002.

‘98 ‘00 ‘99 ‘00 ‘01 ‘01 我々の開発 1/10 変換周波数 (MHz) 消費電力/2 N (mW) 200 500 1000 2000 0.1 1.0 10.0 他の開発 ‘02 10mW/Gsps 1mW/Gsps バイポーラ技術

36

ダイナミック比較器と補間動作の併用

Vrn-1 Vrn CVn-1 Vn-1 CVn Output of Pre-amplifiers Vn N-1 N Vrn-1 Vrn Vin Vn-1 CVn-1 CVn Vn Reference Resistor m nV V ) n m (  n1 n m nCV CV ) n m (  n 1 n 1 2 3 4 Pre-Amplifiers Comparator Latches with Interpolation Circuits 0 MOSリニア領域でのコンダクタンスの加算性を用いて補間動作を実現 ダイナミック動作のため、低電力。 精度限界は分散プリアンプで補償        _   _{  }      _{  }      th in th in p th in th in p V V L W V V L W K G V V L W V V L W K G 2 2 1 1 2 2 2 1 1 1               2 1 2 1 2 1 in in in in nV m n V nV V n m , then m n : m n m W : W if

T.B.Cho., et al., J.S.C., Vol.30, No.30, pp.166-172, Mar. 1995. V_SS V_DD V_in1+ m₂ m7 m₉ m₁₀ m₃ m₄ m₁ m₅ m₆ m8 m₁₁ m12 Out+ Out-CLK W_{1 W} 2 W1 W2

in2-37

DVD 用完全ワンチップアナ・デジ混載SoCの実現

Pixel Operation Processor Pixel Operation Processor IO Processor IO Processor AV Decode Processor AV Decode Processor Back -End Back -End System Cont-roller System Cont-roller CPU１ CPU１ CPU2 CPU2 VCO VCO ADC ADC Gm-C Filter Gm-C Filter PRML Read Channel PRML Read Channel Servo DSP Servo DSP Analog Front End Analog Front End Front-End Front-End Analog FE +Digital R/C 0.13um, Cu 6Layer, 24MTr

Okamoto,…, A. Matsuzawa., ISSCC 2003, JSC 2003.

38

アナ・デジ混載

SoCの威力

’2000 Model ’2003 Model

システム集積が可能なアナ・デジ混載

SoCは機器の高

性能化、簡素化、低コスト化に大いに寄与した。

DVD Recorderの例

39 0 10 20 30 40 50 60 70 80 90 100 2002 2003 2004 2005 2006 2007 2008 2009 2010 CVシリーズ DVシリーズ RVシリーズ 5.0 4.0 3.0 2.0 1.0 0.0 6.0 7.0 8.0 9.0 10.0 生産数 (百万個 ） 年度 累計生産本数 （ 億個） 平均生産数 5700万個/年 累積生産本数 5.2億個 （9年） 0 100 200 300 400 500 2002 2003 2004 2005 2006 2007 2008 2009 2010 CVシリーズ DVシリーズ RVシリーズ 1000 販売額 (億円） 年度 累計販売額（億円） 2000 500 0 1500 2500 平均販売額 280億円/年 累計販売額 2500億円 （9年）

DVD用SoCの生産・販売

DVD用SoCは累積数量5.2億個，累積販売額2500億円に達した。

40

SAR ADCの革新

SAR (逐次比較）ADCは1970年代から使用され

てきた

_{ADCであるが，近年急速に性能を上げ}

エネルギー消費を下げ

ており，面積も小さいため

現在の

主流

ADC

となっている。

容量のみで構成され，定常電流を流さない

ダイ

ナミック動作

により究極の低エネルギー動作が可

能である。

CMOS

微細化の恩恵

を直接受け，

低電圧動作

も

可能なため今後の主流の位置は揺らぎそうもない。

41 0 0 0 0

BW, SNR とADCアーキテクチャ

)

log(

10

)

(

143

)

(

dB

dB

BW

SNR





10k 100k 1M 10M 100M 1G 40 60 80 100 120

SAR

Pipeline

∆Σ

BW (Hz) SNR (dB) SAR ADC が主流，SNR が 70 dBよりも高い場合は 型 BWが30MHzよりも広い場合はパイプライン型

SNR: Signal to Noise Ratio BW: Bandwidth

42

ADCの変換エネルギー低減の進歩

0.1 1.0 10.0 100.0 1000.0 10000.0 2001 2002 2003 2004 2005 2006 2007 2008 2009 2010 2011 2012 2013 2014 2015 2016 FoM (fJ/ c onv .-ste p) Year 10bit 12bit

1/1000 in 12 years

ADCの消費電力が大きく，機器開発のネックであったが ここ15年は大幅に変換エネルギーが低下している '

2

N s d

f

P

FoM





N’:有効ビット (Jour) 1/1000

43

標本化回路の消費エネルギー

Signal Switch Capacitor Track Hold N FS q q

V

V

V

2 ₂ 2 2

2

12

12







N FS q

V

V

2



T

CV

_n

k

2

1

2

1

₂

_

標本化回路 雑音の電気エネルギー=熱エネルギー

C

T

V

_n2

_

k



量子化電圧 量子化雑音電力 2 2 q n

V

V 

2 2

2

k

12

FS N

V

T

C 

C C N FS S

CV

T

E



2

2



24

k

2

2 雑音のバランス 必要容量 消費エネルギー

ADCでは高いSNR（=低いノイズ電力）の実現には大きな容量が必要で，

高い

SNRを実現するには必然的に消費エネルギーは増大する

V_FS:フルスケール電圧 N：分解能

44 1.E-01 1.E+00 1.E+01 1.E+02 1.E+03 1.E+04 1.E+05 1.E+06 1.E+07 10 20 30 40 50 60 70 80 90 100 110 120 P/f sn yq [pJ] SNDR @ f_in,hf [dB] ISSCC 2016 VLSI 2016 ISSCC 1997-2015 VLSI 1997-2015 FOMW=5fJ/conv-step FOMS=175dB

ADCの変換エネルギー

12b SAR ADC

変換エネルギーは

SNRに比例する

(Conversion energy)       



10 192 ) (

10

dB SNR D

E

理論限界？ 現状 2 . 19 2 . 19 ₁₀ 10      SNR P P E n s D

45

低エネルギー

ADC 設計の基本コンセプト

s DD d L DD s togle

I

V

P

C

V

I

f





CML 論理回路 通常の増幅器 V_DD V_{i+ V} i-V o-C_L R_L C_L R_L V_o+ I_s R_O C_L V_i Vo V_DD CMOS 論理回路. 2 DD L d d

fE

fC

V

P





CMOS論理回路のようなADCの実現をめざす

2 DD L d C V E 

1

togle o L

f

R C



・高速動作でも低速動作でも回路は同じ ・消費電力が，与えられた変換クロック周波数に自動的に比例する ・クロックが止まったら電源電流は流れない 動作速度を上げるためには 消費電流を増やさなければならない 動作速度を上げても 消費エネルギーは増えない

46

逐次比較型

(SAR) ADC

Vin Vref ダイナミック型 比較器 論理回路 スイッチ 容量 S₁₁ S₁₂ S₁₃ S₁₄ S₁₅ S₂ S₀ 2 C 4 C 8 C 16 C 16 C V_ref V_in N_A

C



1  α



C C α

1

0

 α





sig ref



x

V

α

V

V









V

_x N_A 標本化 2

2

1

ref d

CV

E 

SAR ADC は定常電流が流れないように構成することができる。

容量分圧による差電圧の発生

・抵抗を用いない

・演算増幅器を用いない

・定常電流を流さない

in

CV

Q





容量DAC (CDAC)

容量とダイナミック型回路により

低エネルギーアナログ回路を実現

47

SAR ADC

Logic Comp

CDAC

65nm CMOS 0.03mm

2

SAR ADCは最も単純かつ低消費電力で小面積なADCである。

これをベースにして，高

SNR化，広帯域化を図り，

１つの

ADCコアで殆ど全ての用途に適合するようにしたい。

48

直線性の向上

1 2 1 4 1 8 1 2 1 4 -4 -2 0 2 4 0 1024 2048 3072 4096 IN L [L SB] OUTPUT CODE -4 -2 0 2 4 IN L [LSB] 修正後 修正前

Capacitance mismatch CAL

Before

After

Floating capacitor CAL

-5 -4 -3 -2 -10 1 2 3 4 5 2048 2176 2304 2432 2560 IN L[ LSB] OUTPUT CODE 補正後 補正前 After Before Spｌit capacitor Main CDAC Comp.

Floating capacitance CAL Capacitance mismatch CAL

12bit SAR

12bit

容量誤差や寄生容量による直線性劣化に対し，微小容量と

デジタル補正回路を用いて直線性を向上させた

49 Output V_DD CLK V_in+ For CAL V in-M₁ M₂ C_L C_L I_D I_D

Dynamic amplifier Latch

ダイナミック型比較器の発明

N1a N1b N2a _N2b N3a N3b N2 N1 N3a N3b V_DD GND

ダイナミック型比較器は

_{CMOSロジックと同様}

貫通電流がゼロ

で

動作する。最大

4GHzの動作が可能だが，数Hzの低速でも動作する。

ノイズが大きく

_{10bit以上の高分解能化が困難}

であったが，低ノイズ回路の開発によ

り

_{12bitの高分解能化が可能}

となった。

M. Miyahara, Y. Asada, D. Paik, and A. Matsuzawa, "A Low-Noise

Self-Calibrating Dynamic Comparator for High-Speed ADCs," A-SSCC, Nov. 2008.

Yusuke Asada, Kei Yoshihara, Tatsuya Urano, Masaya Miyahara, and Akira Matsuzawa, "A 6bit, 7mW, 250fJ, 700MS/s Subranging ADC," A-SSCC, 5-3, pp. 141-144, Taiwan, Taipei, Nov. 2009.

50

ダイナミック型比較器のノイズ

6 7 8 9 10 11 12 13 14 0.1 1 10 100 1 103 1 104 1 105 C L (fF), E c (fJ) 分解能 (bit) C_L E_c V_DD=1V, V_eff=0.2V Vn

ダイナミック型比較器の構成をラッチの前に

_{CMOS増幅器を設けた構成}

にすることで，ノイズを低減させた。またノイズレベルが負荷容量でほぼ決定

されることを見出し，ノイズと消費電力の最適化指針を導いた。

分解能と負荷容量C_L，消費エネルギーEc os eff L ni V V C kT v2 



51 0.5 0.6 0.7 0.8 0.9 1 2 3 50 60 70 80 90 100 200 MOM容量 MIM容量 Design rule (nm) Densi ty (fF/um 2 )

MIM容量の限界とMOM容量

MOM capacitor MOM容量はMIM容量と違い微細化により容量密度が増加する。 したがって，微細化プロセスを用いることで占有面積が小さくなり， 距離が短縮されるので，高速化，低電力化を図ることができる。 MOM容量により,微細化とともに容量部の面積縮小が可能である MOM容量：配線間容量

52

消費電力特性：スケーラブル

_Pd

0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 0 10 20 30 40 50 60 70 80 Pow e r dissipation [mW ] Sampling frequency [MHz] 1.2V 1.0V 0.8V 完全なダイナミック動作により，ADCの消費電力はCMOSロジックと同様 動作周波数に比例する。低い変換周波数では超低電力化が可能。 低い変換周波数では低電圧動作により，より低電力化が可能である。 70MSpsの高速動作を実現。 50MSps: 2mW 5MSps: 200uW 500KSps: 20uW 50KSps: 2uW 5kSps: 0.2uW

S. Lee, A. Matsuzawa, et al., SSDM 2013

53

SNRと信号帯域：スケーラブルSNR

50 60 70 80 90 0.1 1 10 100 SNR [dB] BW [MHz] SDCT SDSC VCO 135dB 143dB 150dB ISSCC 2008-2013 VLSI Symp. 2008-2012

SAR ADC w/ OVS

Interleaving Over sampling 1V, 50MSps Operation 1 10 100 0.1 1 10 100 BW [MHz] SDCT SDSC VCO ISSCC 2008- 2013 VLSI Symp. 2008- 2012 This ADC

Over sampling _Optimized

Power dissipation

(mW)

SNRは信号帯域が20MHzで62dB，デジタルフィルターで信号帯域を制限する

ことで

_{SNRを向上できる。高い信号帯域に対してはインターリーブで対応。}

54

9b 64GS/s Interleaved SAR ADC

J. Cao, et al., (Broadcom), ISSCC 2017, S29.2

128タイムインターリーブSAR ADC (64GS/s) 0.5GHz 4GHz 64GS/s この点のタイミング精度が重要

SAR ADCは面積が小さく，低電力なので超並列動作に向いている。

時間をずらした動作により等価的に超高速動作を実現している。

光通信用

8×16=128個

55

SAR ADC

9bit SAR ADC 2nsで動作→１サイクル200psの動作速度

回路自体は普通のSAR ADCであるが，速度が速い

56

低エネルギー化への設計方針

トランジスタサイズ_(um2₎ 0 5 10 15 20 25 0 0.2 0.4 0.6 0.8 1 0 50 100 150 200 250 300 350 オフセット 消費電力 ミスマッチ 電圧 (mV) E c (fJ) E_c=50fJ 3mV 消費エネルギーを低減するには容量を小さくする，つまり面積を小さくすればよいが ミスマッチ電圧は増大する。そこで，デジタルアシスト技術を用いてミスマッチを下げる。 0.01 0.1 1 10 0.01 0.1 1 10 面積 (mm2₎ FoM (pJ/conv .step) 面積が小さいほどエネルギー消費が少ない ミスマッチを_20mVから 3mV以下に下げる必要 ミスマッチ電圧 消費エネルギー トランジスタが小さいほどミスマッチは増大

57

RDACとCDACを用いた比較器のミスマッチ補償

Binary weighted capacitor array Y. Asada, K. Yoshihara, T. Urano, M. Miyahara and A. Matsuzawa,

“A 6bit, 7mW, 250fJ, 700MS/s Sub-ranging ADC” A-SSCC, pp. 141-144, Nov. 2009.

58

デジタルミスマッチ補償の効果

13.7 mV

のミスマッチ電圧を

_1.7mV

に低減

Voffset

Voffset _{M. Miyahara, Y. Asada, D. Paik,}

and A. Matsuzawa, "A Low-Noise Self-Calibrating Dynamic Comparator for High-Speed ADCs," A-SSCC, Nov. 2008.

デジタルアシスト技術

はミスマッチ，直線性・歪補償に

極めて有効

59

面積比較

デジタルミスマッチ補償回路の面積比率は微細化とともに減少する

今後ますます使い易くなる

Comprator CAP Array Register 4b 5 m 65 m 25 m 10 m 30 m 5 m 85 m Comprator 25 m 30 m 30 m Register 4b Decorder MUX 4.5 m Comprator 30 m 120 m

Strage Capacitor & Charge Pump

90 m 2.9 m 41 m UpDownCounter 5b 22 m Comprator &Cap Array 19 m

90 nm

40 nm

RDAC方式 CDAC方式 CDAC方式 チャージポンプ方式

60

今後の

ADC開発の展望

SAR ADCは小面積，低動作エネルギーで，イン

ターリーブにより変換速度を数

_{10GS/sにすること}

も可能だが，分解能はせいぜい

_12bit

，

_SNRは

70dBが妥当

なところであり，それ以上の性能が必

要な場合は

_{SARをベースとして他の方式と組み合}

わせる

ハイブリッド型

が注目されている。

61

ハイブリッド型

ADC

∫

∫

V_in V_R+ V R-制御回路 変換出力 比較器 容量DAC C/2 C/4 誤差信号 V_in V_in V_R+ V R-V_R+ V R-容量DAC 容量DAC 比較器 制御 回路 変換出力 変換出力 比較器 制御 回路 容量DAC 増幅器 制御回路 変換出力 比較器 DAC 積分器 積分器 _SAR 

SAR ADC

SAR Delta-Sigma ADC

SAR Pipeline ADC

高精度化 高速化 C/2 C/4 C/2 C/4 C/2 C/4 V_R+ V

R-SAR ADCをベースとしたハイブリッド型ADCが注目されている

62

SAR+Delta-Sigma ADC

Reset Sampling

SAR Conversion Integration

Comparator

M. Miyahara & A. Matsuzawa, CICC 2017.

SARADCとDelta-Sigma ADCを組み合わせたハイブリッドADCを開発

63

Phase:



₁

V

_out

= V

_{out_n-1}

Phase:



₁

V

_out

= V

_{out_n-1}

V

₁

= A

₁

V

_in

V

₂

= A

₂

V

_{out_n-1}

世界初：

OpAmpを用いない開ループの完全積分器

64

世界初：

_{OpAmpを用いない開ループの完全積分器}

Phase:



₁

V

_out

= V

_{out_n-1}

Phase:



₂

V

_out

= V

_{out_n-1}

+V

_in

Phase:



₁

V

_out

= V

_{out_n-1}

V

₁

= A

₁

V

_in

V

₂

= A

₂

V

_{out_n-1}

Phase:



₂

V

_out

= (V

_{out_n-1}

+V

₁

+V

₂

)/3

A

₁

=3, A

₂

=2,

V

_out

= V

_{out_n-1}

+V

_in

65

ダイナミックアンプの提案

• No DC current

66

ダイナミックアンプの発明

(1) Pre-charge (2) Amplify (3) Stop & Hold V_in1 V_in2 V_DD C_L C_L g_m I_D2 g_m V_{in1 Vin2} C_L C_L V_out1 V_out2 I_D1 V_out1 V_out2 C_L V_out1 Vout2 C_L Time Vo lta ge (1) (2) (3) V_out1 V_out2 V_com T_a V_DD ∆V_out

J. Lin, M. Miyahara, and A. Matsuzawa, ISCAS, pp. 21-24, May 2011. ∆V_in=V_in2-V_in1 out m in

I

g

V







out a m in a out L L L I T g V T Q V C C C          V_DD/2 out DD in eff V V G V V      2 d L DD

E



C V

出力の中間電圧を検知して電流を停止し，電圧を保持する 定常電流が流れず，考えうる最小電力での増幅を実現 容量によりノイズレベルが決まる

67

開ループ積分器と閉ループ積分器の比較

開ループ積分器とダイナミックアンプにより

90%の消費電力削減が可能

0 200 400 600 800 1000 1200 1400 1600 1800 2000 0 1 2 3 4 5 6 7 8 9 10 A ver age cur re nt (μ A) @ 10 M S /s

Opamp recovery time (ns)

90%

50%

Proposed

Telescopic

Opamp

Folded cascode

Opamp

Proposed Opamp DC Gain(V/V) 3 100 # of unit 2 1 Integrator

Type Open Closed Integrator Output noise 100μV RMS Settling error - 1% Settling time 1.8ns Clock Freq. 150MHz Recovery time None 1 CLK (6.7ns)

68

FFT スペクトラム

-140

-120

-100

-80

-60

-40

-20

0

1

10

100

1000

10000

No rm al i z ed P o w e r [d B]

Frequency [kHz]

Without DEM

With DEM

Fs=10MS/s, Bandwidth= 250kHz, OSR=20, 10kHz input

BW=250kHz

SNR=84.2dB

SFDR= 96.5dB

SNDR=83.4dB

SNR=84.2 dB SFDR=96.5 dB SNDR=83.4dB BW=250kHz Without DEM Without DEM Fs=10MS/s, BW=250kHz, OSR=20, 10kHz input Frequency [kHz] 1 10 100 1000 10000 0 -20 -40 -60 -80 -100 -110 -120 -140 Normal ized Pow er [dB]

84dBの高いSNDRを実現

（実測）

69

FOM比較

10 100 1000 10 100 1000 10000 W al d e n Fo M [ fJ/ conv .] Bandwidth [kHz] This work 140.0 150.0 160.0 170.0 180.0 190.0 10 100 1000 10000 S chr ei er FoM [ d B] Bandwidth [kHz] This work

世界最高レベルの

FoMと80dBを超えるDRを実現

BW 500kHz (T_s=1μs)で，DR=81dB (100μV) FoMs=171 (dB) P_d=500μW 50kHz (T_s=10μs), DR=84dB (60μV) FoMs=172 (dB) P_d=55μW

















d s

_P

BW

DR

FoM

10

log

BW

P

FoM

_ENOB d W

2

2





DR: Dynamic Range BW: Bandwidth

70

∫

∫

CMOSイメージセンサー用ADCの開発

CDAC 6b+shift CDAC Int. Int. RST Dynamic Comp. V_in V_ref Trig Logics Control Oscillator D_out 2 for SAR and S/H

Low power SAR ADC + low noise  ADC

1b+overlap

2

nd

order incremental SAR+ADC

CMOSイメージセンサーの低ノイズ化を狙いに開発

71

ADCレイアウト

20

μ

m 770μm

CDAC COMP LOGIC VCO 1st _{Integrator 2}nd _Integrator

CIS用に20μm幅のADCのレイアウト

CDAC _{COMP LOGIC} VCO

72

ノイズ評価

Measured ADC for CIS

Simulated

Measured

General purpose ADC [2]

[2] M. Miyahara, et al, CICC, April, 2017

オーバーサンプリング比を上げることで汎用

ADCでは24μV

CIS用ADCでは66μVを実現

66 V 24 V Oversampling ratio, m Noise voltage ( μ Vr m s) m=16 m=32 m=64 m=128 1000 100 10 10 100 1000

73

A/D変換技術の変遷のまとめ

• キーデバイス(ADC)の開発が新たな機器開発を促進

• 回路や変換方式は用途とその時点のデバイスから決定され，

時代に適合したものが生き残る

• 今日は微細化・低電圧化に適した回路が求められる

• SNRは基本的に容量値とオーバーサンプリング比で決定され

る。速度は時定数と並列度で決定される。

• 重要技術：

より簡素な回路に向かう

– 容量，スイッチ，トランスコンダクタンス，∆Σ変調，ダイナミック回路

デジタルアシスト技術

• OPアンプレスの方向に向かっているが，増幅器は必要

ダイナミックアンプやリングアンプの研究がなされるだろう

74

アナログ回路開発

40年を振り返って

• 最初にADC開発のテーマを与えられたことは幸運であった

– 最初から世界トップ

– デジタル機器のためのアナログ技術

– 回路技術だけでなく変換アーキテクチャの面白さ

– ADCの開発で様々なデジタル機器を実現

• 業務用デジタルビデオシステム，256QAM通信システム

HDTV，デジタルオシロ，デジタルカムコーダ，デジタルカメラ，DVD，etc

– 継続した研究開発。未だに強い要望

• 用途の変化に応じて，要求性能が変化 未だにADC律則

• デバイスや微細化に伴い新たな課題

40年間，楽しまさせていただきました。

ありがとうございました。