書き込み特性を向上した低消費電力 CMOS SRAMの開発

書き込み特性を向上した低消費電力 CMOS SRAMの開発

Development of a High Write Performance and Low Standby Power CMOS SRAM

情報工学専攻

伊藤隆祐

あ ら ま し 書込特性を向上した低消費電力 6-Transistor (Tr) 2-kbit 90-nm CMOS SRAMを開発した. 本SRAMは電 圧レベル変換 (Self-controllable Voltage Level ; SVL) 回路, SVL 制御回路を搭載している. 回路が待機状態の時は, SVL 回路はメモリセルに電力を供給しながらも電界が緩 和することで, データを保持しながら待機時消費電力 (P_ST)の削減を可能とする. これにより, P_STは約 0.984µW と従来形のそれ(10.28µW)の 9.57%に削減できた. また, 回路が動作状態の時は, メモリセルの SVL 回路(M-SVL) を書込には低電圧に, 読出には高電圧にする. さらに, ワ ード線ドライバのSVL回路(W-SVL)を書込には高電圧に, 読出には低電圧にする. これにより, 読出動作を劣化させ る こ と な く 書 込 最 低 電 圧 を ワ ー ス ト ケ ー ス(SF)で

0.37V(従来形)から0.22V(改良形)に拡大することができた.

さらに, 書込アクセス時間も0.918倍に高速化することが できる(V_DD = 1.0V, CC) . また, SVL回路にSVL回路の放 電回路と適切な制御信号を接続することによって, メモ リセル供給電圧(V_M)の電圧遷移時間(t_vc)を219~223p秒, ワ ード線ドライバ供給電圧(V_W)のt_vcを100~167p秒とt_vcを高 速化することができた. なお, SVL回路とSVL制御回路の 面積オーバーヘッドは僅かに1.383%であった.

キーワード：SRAM，SVL回路，パワーゲーティング，

待機時消費電力，動作マージン,アクセス時間

1. はじめに

回路の微細化によってさまざまな課題がある. 回路の 待機時には, サブスレッショルドリーク電流が増加し, そ れによるP_STが無視できなくなる. 待機時にデータ保持が 要求される場合, 揮発性のメモリの電源は遮断出来ない. このため, リーク電流が流れる. つまり, P_STを完全に除去 することできない. しかし, データを保持しながら, P_STを 大幅に削減する技術はある. 第1は, 動作時に高電圧を 停止時に低電圧を供給する方法である. しかし, 2 種類の 電源回路が必要となり, 高価となる. 第 2 は, 停止時に

MOSFET にバックゲートバイアス(V_ws)を逆方向にかけ,

閾値電圧(V_t)を高くして, リーク電流を削減するVTCMOS (Variable Threshold-voltage CMOS) 技術である. しかし, V_wsを供給する別電源が必要となる上, 急速な V_ws切り替 えが困難等の課題がある.

回路の動作時には, V_t ばらつきが増大している. それに よって SRAM の低電圧書込動作を困難にしている. この 問題を解決するために, (1) チャネル幅が広いパスゲート を用いる, (2) V_tの低いパスゲートを用いる, (3) メモリセ ルへの供給電圧を降圧する等の方法が提案されている. しかし, いずれの方法を用いても読出特性が劣化し, (3)に おいては別電源を必要とする. そこで, 読出, 書込の双方 を低電圧動作させるために, チャネル幅の異なるパスゲ ートを2個用いた8-Trメモリセルが提案された. しかし, この方法ではチップサイズを増大し, 高価となる.

上述の待機時と動作時の問題を解消するため, SVL回路 を開発し, これを, 6-Tr CMOS SRAMのメモリセルアレイ とワード線ドライバに適用した. SVL回路はSRAMとワ ード線ドライバへの供給電圧を適応的に電源電圧 (V_DD) ならびに V_DDより低い任意の電圧に設定することができ る. 従って, SVL回路搭載のSRAMは単一電源で (1) 待機 時のデータ保持, (2) 待機時のリーク電流削減, (3) 高速書 込, (4) 高速読出を可能とする.

以下では, SVL回路とその制御回路 (第2章), 保持特性

表2.1 改良形SRAMの動作モード. 動作

モード

M-SVL W-SVL

pSm nSm pSmd V_M pSw nSw nSwd V_Wrd 書込 off on on V_DD-v_nm on off off V_DD 読出 on off off V_DD off on on V_DD-v_nw 保持 off on on V_DD-v_nm off off on 0

図2.1 SVL制御信号による状態遷移図.

の改善手法 (第3章), 書込特性の改善手法 (第4章), 従来 形および改良形SRAMの評価 (第5章)を述べる.

2. SVL 回路とその制御回路

回 路 構 成 と 動 作 モ ー ド

表2.1に改良形SRAMの動作モードをまとめ, 図2.1に SVL制御信号の状態遷移図を示す. また, 図2.2にSVL回 路を搭載した改良形 SRAMメモリセルとその制御回路を

示す. M-SVL回路は制御信号Cmで制御される高速動作用

pMOSFET (pSm)と電圧降下用 nMOSFET (nSm), そして pDmで制御される放電用pMOSFET (pSmd)から構成され る. 浮遊容量CmはM-SVL (M点) から見た256 bit分のメ モリセル浮遊容量である. W-SVL回路はpCwで制御され る高速動作用pMOSFET (pSw), nCwで制御される電圧降

下用nMOSFET (nSw), nDwで制御される放電用nMOSFET

(nSwd)から構成される. CwはW-SVL (W点)から見たワー

ド線浮遊容量である.

SVL回路の放電回路のスイッチをonにするのは任意の 電圧(V_M, V_W)に降下させる時のみである. そのため, 図2.1 のように前信号である前起動制御信号(A_z)と前読書制御信 号(RWz)を利用して制御信号を生成する. 従って, on にす る期間を短くなり消費電力の増加を抑えられる.

2.2.

待 機 期 間 の 動 作 と そ の 効 果

SVL回路の制御信号をCm = “1”, nCw = “0”, pCw = “1”

として, pSmをoff, nSmをon, nSwおよびpSwをoffとす る. 保持開始直後にpSmd, nSwdを一時的にonすることに より, V_Mは(V_DD-v_nm)に, V_Wは0 Vに, 全ワード線のV_Wrdは0 Vに設定される. この結果, メモリセル中のoffしている pMOSFET の|V_tp|が増加し, 同時に off している p および

nMOSFETのドレイン誘起障壁低下(DIBL)効果が緩和する

ので, サブスレッショルドリーク電流が減少する. さらに,

offしているpおよびnMOSFETのゲート誘起ドレインリ

ーク電流(GIDL)およびonしているpおよびnMOSFETの ゲートトンネルリーク電流が減少する. 従って, 待機時消 費電力が大幅に削減される.

2.3.

動 作 期 間 の 動 作 と そ の 効 果

2.3.1. 書込期間

制御信号(Cm)を“1” (=VDD)として, pSm をカットオフ

(off)させ, nSmを線形領域で動作(on)させることにより,

A=0

RW=1A=1 A=1

ಖᣢ RW=0 ᨺ㟁

඘㟁 W-SVL

඘㟁

඘㟁 ᚅᶵ(H)

᭩㎸(W) ㄞฟ(R) ᨺ㟁

ᨺ㟁

ಖᣢ ಖᣢ

A=0

RW=1A=1 A=1

ಖᣢ RW=0

඘㟁 ಖᣢ

M-SVL

ᨺ㟁

඘㟁 ᚅᶵ(H)

᭩㎸(W) ㄞฟ(R) ᨺ㟁

඘㟁

ಖᣢ ಖᣢ

図2.2 SVL制御回路(SVL-C)とSVL回路付き6-Tr CMOS SRAMメモリセル.

メ モ リ セ ル へ の 供 給 電 圧(V_M)を 電 源 電 圧(V_DD)か ら (VDD-vnm)に降圧する. ここでvnmはnSmの電圧降下分であ る. 一方, 制御信号(pCw, nCw)を“0” (=0 V)として, pSwを

on, nSwをoffさせることにより, ワード線ドライバへの供

給電圧(VW)を VDDとして, 選択ワード線のワード線電圧 (V_Wrd)をV_DDとする. この結果, 本来の高速書込動作が実行 される. なお, 書込開始時に V_Mを高速に(V_DD-v_nm)に降圧 するために, pSmdをonしてCmの蓄積電荷を高速に放電 する.

2.3.2. 読出期間

Cm=“0” (=0 V) として, pSmを線形領域でon, nSmをoff とすることにより, V_Mを(V_DD-v_nm)からV_DDに昇圧する. 一 方, pSwをoff, nSwを線形領域でonさせることにより, VWrd

をV_DDから(V_DD-v_nw)に降圧する. ここでv_nwはnSwの電圧 降下分である. この結果, 読出マージンが向上(拡大)し, 本来の高速読出動作が実行される. なお, 読出開始時に V_Wrdを高速に(V_DD-v_n)に降圧するために, nSwd を on して Cwの蓄積電荷を高速に放電する.

3. 保持特性の改善手法

閾値電圧 (V_t) のばらつき幅が 0, ±6σ (σ=標準偏差) の

MOSFET (MOS)を用いてる. ここではばらつき幅が 0 の

nMOSをCentre (C), +6σのnMOSをSlow (S), -6σのnMOS をFast (F) と定義する. 一方, ばらつき幅が0のpMOSを Centre (C), +6σのpMOSをFast (F), -6σのpMOSをSlow (S) と定義する. 定義に従って, nMOS, pMOSが共にCの組み 合わせをCC, nMOSがS, pMOSがFの組み合わせをSF, nMOSがF, pMOSがSの組み合わせをFSと表記する. 保持マージン (V_HM) は「バタフライカーブに内接する 正方形の一辺の長さ」で定義される. また, バタフライカ ーブはカーブ0とカーブ1で作られ, カーブ0は図3.1に 示すノード N1 の電位 (V_N1) に対するノード N0 の電位 (V_N0), カーブ1はV_N0に対するV_N1である.

CCのカーブ0, 1のゲート閾値電圧 (Vi) をViCCとすると, SFのカーブ0, 1のV_i (V_iSF) は

ViSF = ViCC+∆

FSのカーブ0, 1のV_i (V_iFS) は ViFS = ViCC-∆

となる. ここでは∆はV_tの変化分で, 正である. 従って, SF のカーブ0はCCのカーブ0より上へ, SFのカーブ1は CCのカーブ1より右へ移動し, VHMはCCのVHMより減少 (劣化) する. FSのカーブ0はCCのカーブ0より下へ, FS

図3.1 V_tのばらつきによるバタフライカーブの変化.

のカーブ1はCCのカーブ1より左へ移動し, FSのV_HMも CCのV_HMより減少 (劣化) する.

また, ある温度におけるカーブ 0, 1 のゲート閾値 電圧 (ViCC) からτ度上昇後のカーブ0, 1のV_i (V_iT) は ViT = ViCC+αδτ

となる. αは電流利得比から決まる定数である. α>0の時, カーブ0は上へ, カーブ1は右へ移動して, V_HMは減少する. α<0の時, カーブ0, 1の移動はα>0の時と逆になる. 温度 変化に対してV_HMを一定に保つためには, カーブ0, 1の移 動を停止すればよい. つまりnMOS, pMOSの電流利得を 等しく設定し (α=0), かつ V_tn=|V_tp|となるように, メモリ セルを設計すればよい.

4. 書込特性の改善手法

図2.2のSRAMメモリセルに示したN0ノード側のU0 に流れる電流をI_u0, D0に流れる電流をI_d0, G0に流れる電 流をI_g0, C0に流れる電流をI_c0とする. また, 同様にN1ノ ード側のU1に流れる電流をI_u1, D1に流れる電流をI_d1, G1 に流れる電流をI_g1, C1に流れる電流をI_c1とする. I_c0, I_c1に蓄えられる電流は以下のようになる.

Ic0(t) = Iu0(t) + Ig0(t) - Id0(t)

Ic1(t) = Iu1(t) + Ig1(t) - Id1(t) (tは時間を示す) ここでは, N0ノードに0, N1ノードに1のデータが保持 されていた場合を示す.

ワード線が立ち上がる(高電位)になるとG0, G1は閉じ, N0ノード側ではデータ線に電流が流れ出す. 同時にD0に も電流が流れ出る. 書込ではデータが書き変わるように すれば良いので, 書きを正常に完了するには以下の等式 を満たす必要がある.

Ig0(t) + Iu0(t) >> Id0(t)

A

W-SVL SVL-C

VM

U0

D0 G0

U1

D1 G1 VWrd

VSS

nSm

pSm nSwd pSmd

M-SVL

RowDec

VDD

VDD

nSw

pSw VDD

VW

VDD

VDD

Cm Cw

nCw pCw

Cm

Cm pDm

pDm

nDw

W M

N0 N1VN1

VN0

VDL VDL

INV0 INV1

SRAM࣓ࣔࣜࢭࣝ

࣮࣡ࢻ⥺

ࢻࣛ࢖ࣂ

࣮࣡ࢻ⥺

Az RW

RW RWz

D-FF D-FF

D-FF D-FF

A φi 㐜ᘏᅇ㊰

㐜ᘏᅇ㊰

φdrv

φdly

EX(๓)ẁ

WB(ᚋ)ẁ MEMẁ

VSS

C1 C0

࣮࢝ࣈ1

࣮࢝ࣈ0

V_N0 [V]

VN1 [V]

0 0.2 0.4 0.6 0.8 1.0 0

0.2 0.4 0.6 0.8 1.0

VHM

CC FS

V_N0 [V]

࣮࢝ࣈ1

࣮࢝ࣈ0

0 0.2 0.4 0.6 0.8 1.0 0

0.2 0.4 0.6 0.8 1.0

VHM

CC SF VN1 [V]

図 5.1 保持マージンと電圧(V_DD)・温度(T)の関係(SF , CC , FS).

図5.2 待機時消費電力と電源電圧の関係(SF , CC , FS).

同様に, N1ノード側ではデータ線から電流が流れ込む.

同時に U1 からも電流が流れ込む. よって, 書込を正常に 完了するには以下の等式を満たす必要がある.

Ig1(t) + Id1(t) >> Iu0(t)

I_c0, I_c1を小さく抑えるにはそれぞれI_d0, I_u1を減少させる 必要がある.

今回はIu1を減少させる方法を述べる. Iu1を流すU1は書 込の初期段階では線形領域で動作する. そのため, I_u1は以 下の式で表される. (βは電流利得係数)

Iu1 = β

{

}

従って, Iu1を減少させるにはVMを降圧してやればよい.

5. 評価

5.1.

保 持 マ ー ジ ン

図5.1にSPICE解析で得たVHMと電源電圧 (VDD)・温度 (T)の関係を示す(VDD:T=25℃, T:VDD=1.0V). 破線, 実線は それぞれ従来形, 改良形SRAMで, 左からSF, CC, FSであ る. CC, SF, FSの何れにおいても, VDDが増加 (減少) する と, VHMも増加 (減少)する. また, CC, SF, FSの何れにおい ても, T が増加すると, VHMは減少する. さらに, 従来形 SRAM (従来形) のVHMは改良形SRAM (改良形) のVHM

より常に大きい.

Vtばらつき幅=0 (CC), VDD=1 Vの時, 従来形, 改良形の VHMはそれぞれ0.3426 V, 0.2035 Vである. VHM =0 Vとなる 従来形, 改良形のVDDはそれぞれ0.06 V, 0.24 Vである. な お, 改良形がVDD=1 Vで得るVHM (=0.2035 V) を, 従来形 はVDD=0.53 Vで得ることができる.

Vtばらつき幅=+6σ (SF), VDD=1 Vの時, 従来形, 改良形 のVHMはそれぞれ0.3354 V, 0.2635 Vである. VHM =0 Vと なる従来形, 改良形のVDDはそれぞれ0.2 V, 0.38 Vである. なお, 改良形がVDD=1 Vで得るVHM (=0.2635 V) を, 従来 形はVDD=0.77 Vで得ることができる. CCのVHMと比べ, SFのVHMは, 従来形で減少し, 改良形で増加している. Vtばらつき幅=-6σ (FS), VDD=1 Vの時, 従来形, 改良形 のVHMはそれぞれ0.3140 V, 0.1239 Vである. VHM=0 Vとな る従来形, 改良形のVDDはそれぞれ0.18 V, 0.48 Vである.

なお, 改良形がVDD=1 Vで得るVHM (=0.1239 V) を, 従来 形はVDD=0.47 Vで得ることができる. CCのVHMと比べ, FSのVHMは, 従来形, 改良形共に減少している.

5.2.

待 機 時 消 費 電 力

図5.2に SPICE解析で得た 2-kbitメモリセルアレイの

P_STと電源電圧(V_DD)の関係を示す(T = 25℃). 破線, 実線, 1 点鎖線はそれぞれ従来形のP_ST (P_STC), 改良形のP_ST (P_STD), 電力比(P_STD/P_STC)である.

従来形, 改良形ともにCC, SF, FSの何れにおいても, V_DD が増加(減少)すると, P_STは増加 (減少)する. 従来形では, CCのP_STCに比べ, SF, FSのP_STCは大きい上, V_tのばらつき にも影響を受けやすい. 改良形では, CC の P_STDと SF の P_STDはほぼ等しいが, FSのP_STDは極めて大きく, V_tばらつ きの影響を受けやすい. P_STD/P_STCはCCが約10%, SFが約 5%, FSが約20%で, V_DDにほぼ無関係に一定である. V_DDが1Vの時, CCのP_STCは10.23 μW, SFのP_STCは26.20 μW, FSのP_STCは21.10 μWである. 一方, CCのP_STDは0.938 μW, SFのP_STDは1.208 μW, FSのP_STDは3.710 μWで, 電力 比(P_STD/P_STC)は CCが9.17%, SFが4.61%, FSが17.59%で, P_STDが大幅に削減されている. これより, M-SVL回路がリ ーク電流の削減に極めて効果的であることがわかる.

5.3.

書 込 ア ク セ ス 時 間

図5.3にSPICE解析で得た書込アクセス時間(t_w)と電源

電圧(V_DD)の関係 (SPICE 解析結果) を示す(T = 25℃). な お, t_wはアドレスがラッチされてからからN0ノード電位 (V_N0)およびN1ノード電位(V_N1)が50%変移するまでの時間 と定義する. 破線, 実線はそれぞれ従来形, 改良形 SRAM で, 左からSF, CC, FSである.

CC, FS, SFのいずれでも, t_wはV_DDの低下に伴い, 指数関 数的に増加する. また, データ書込が可能な V_DD範囲で改 良形のt_wは従来形のt_wより短縮されている.

CC の場合, 改良形のデータ書込を可能とする最低電源 電圧(V_DD)は0.10 Vで, 従来形のそれ (0.11 V) より, 僅か 㟁※㟁ᅽ (V_DD) [V]

0.2 0.4 0.6 0.8 1.0 1.2

0 0 0.2 0.4 0.6 0.8 1.0 1.2 㟁※㟁ᅽ (V_DD) [V]

㟁※㟁ᅽ (V_DD) [V]

ಖᣢ࣐࣮ࢪࣥ (VHM) [V]

0

0.3354 V 0.5

0.4

0.2 0.3

0.1

SF

ಖᣢ࣐࣮ࢪࣥ (VHM) [V]

0.3426 V

0 0.5 0.4

0.2 0.3

0.1

CC

ಖᣢ࣐࣮ࢪࣥ (VHM) [V]

0.3140 V

0 0.5 0.4

0.2 0.3

0.1

FS

0.2 0.4 0.6 0.8 1.0 1.2 0

0.2635 V

0.2035 V

0.1239 V

 ᗘ (T) [Υ]  ᗘ (T) [Υ]  ᗘ (T) [Υ]

-20 0 20 40 60 80 100 120 -20 0 20 40 60 80 100 120 -20 0 20 40 60 80 100 120 ᚑ᮶ᙧ

ᨵⰋᙧ

ᚑ᮶ᙧ ᨵⰋᙧ

ᚑ᮶ᙧ ᨵⰋᙧ

V_DD T

T

VDD

V_DD

V_DD VDD

T T

T

T

ᚅᶵ᫬ᾘ㈝㟁ຊ (PST) [W] PSTD/PSTC[%] 60

80 100

0 20 40

PSTD/PSTC[%]

60 80 100

0 20 40

PSTD/PSTC[%]

60 80 100

0 20 40 3.71 μW 21.10 μW

PSTD/PSTC

0.9381 μW 10.23 μW 10^-3

10^-4

10^-8 10^-6 10^-5

10^-7

10^-3 10^-4

10^-8 10^-6 10^-5

10^-7

10^-3 10^-4

10^-8 10^-6 10^-5

10^-7

P_STD/P_STC PSTD/PSTC

1.208 μW 26.20 μW

SF CC FS

ᚅᶵ᫬ᾘ㈝㟁ຊ (PST) [W] ᚅᶵ᫬ᾘ㈝㟁ຊ (PST) [W]

0 0.2 0.4 0.6 0.8 1.0 1.2 0 0.2 0.4 0.6 0.8 1.0 1.2

0 0.2 0.4 0.6 0.8 1.0 1.2

㟁※㟁ᅽ (VDD) [V] 㟁※㟁ᅽ (VDD) [V] 㟁※㟁ᅽ (VDD) [V]

ᚑ᮶ᙧ ᨵⰋᙧ

ᚑ᮶ᙧ ᨵⰋᙧ

ᚑ᮶ᙧ ᨵⰋᙧ

図5.3 書込アクセス時間と電源電圧の関係(SF , CC , FS).

図5.4 SRAM書込時の電位・電流波形(V_DD = 0.36V, SF) (a)従来形 失敗例 (b)改良形 成功例.

(0.01 V)に改善されている. データ書込を可能とするV_DD

範囲で, 改良形の t_wは従来形の t_wより短縮されている. V_DD = 1 V で, 改良形のt_wは280.14 p秒で, 従来形のt_w

(305.01 p秒)の91.8%である. また, データ書込を可能とす

るCCのV_DD範囲はFS, SFのそれより広い.

FSの場合, 改良形, 従来形のV_DDは等しく, 0.27 Vであ る. 動作可能なV_DDの範囲は, CCの場合と比べ, 狭い (劣 化している). データ書込を可能とするV_DD範囲で, 改良形 の書込速度は従来形のそれより速い. V_DD = 1 Vで, 改良形 のt_wは270.95 p秒で, 従来形のt_w (292.45 p秒)の92.6%で ある.

SFの場合, 従来形のV_DDは0.37 Vと高い. これはG0, G1 のV_tnが高い(0.275 V)ことに起因する. 一方, 改良形のV_DD

は0.22 Vで, 従来形と比べて大幅に低電圧化(改善)されて

いる. データ書込を可能とする V_DD範囲で, 改良形の書込 速度は従来形のそれより高速である. V_DD = 1 Vで, 改良形 のt_wは297.22 p秒で, 従来形のt_w (333.49 p秒)の89.1%で ある.

改良形の広い書込 V_DD範囲, 高速書込アクセス時間は M-SVLによりメモリセル供給電圧(V_M)が(V_DD - v_nw)に降圧 されたためである.

5.4.

書 込 可 能 な 最 低 電 圧

図 5.4 に V_DD = 0.36V で動作させた従来形と改良形

SRAMの電位波形, 電流波形を示す(f_c = 1MHz, SF). すで に書き込まれた記憶データ (“0”) を新たなデータ(“1”) で書き替えるケースである. 従来形では書込が失敗して いるのに対し, 改良形ではV_N0電位が0 Vから0.24 Vに昇 圧され, 書込が成功していることがわかる. 従来形では期 間T₃でI_c0, I_c1が0であったため, V_N0の上昇, V_N1の降下が停

図5.5 SVL制御信号による供給電圧(V_M, V_W)の推移.

止したため書込が失敗した. 改良形では, I_d0, I_u1が従来形 より大きく減少している. そのため, I_g0 > I_d0, I_g1 > I_u1とな り, I_c0, I_c1を流せたため書込が成功した.

CC の場合, 書込を可能とする最低電源電圧は従来形が

0.11Vに対して改良形は0.10Vである. また, SFの場合で

は従来形が0.37Vに対して改良形は0.22Vである. さらに, FSの場合では従来形が0.27Vに対して改良形は0.27Vで あった. 以上よりM-SVLが低電圧書き替え動作に有効で あることがわる.

5.5.

供 給 電 圧

の 遷 移 時 間

図5.5にSVL制御信号による供給電圧(V_M,V_W)の推移を 示す(V_DD=1.0V,CC). (a)はクロックパルス, (b)の実線はV_M, 破線はpDm, (c)の実線はV_W, 破線はnDwである.

CCの場合, V_Mの電圧遷移時間(t_vc)は219~223p秒である.

また, V_Wのt_vcは100~167p秒である(V_DD=1.0V). 同様にSF ではV_Mのt_vcは216~p224秒で, V_Wのt_vcは94~198p秒であ る. FSではV_Mのt_vcは230~237p秒で, V_Wのt_vcは116~143p 秒である. 以上よりSVL 回路は数百p秒の電圧遷移で動 作ができ, 高速動作が可能である.

6. おわりに

SVL 回路, SVL制御回路を搭載した 6-Tr 2-kbit 90-nm

CMOS SRAMを開発した. SVL回路によって待機時消費電

力を従来形の9.57％に削減することができた. また, 書込 アクセス時間を従来形の91.8%に高速化し, 書込を可能と する最低電圧もワーストケースで従来形の 0.37V から

0.22Vと大幅に改善した. 一方, SVL回路とその制御回路

の面積オーバーヘッドは僅かに1.383%に抑えられている. 以上のことから, この技術はSRAMの高速, 低電圧, 低リ ークにおける有効な技術であると言える.

謝辞

すべての研究にあたり, 熱心なご指導とご助言をして下さった趙 晋輝 先生と榎本忠儀先生, 古屋清先生, 久保田光一先生, 情報工学専攻の諸先 生方に心より感謝いたします. また, 小林伸彰先生, 旧榎本研究室の皆様 にはご助言, ご協力を頂きました. ここに心より御礼申し上げます.

参考文献

[1] T. Enomoto, Y. Oka, and H. Shikano, “A Self-Controllable Voltage Level (SVL) Circuit and Its Low-Power, High-Speed CMOS Circuit Applications,”

IEEE Jor. Of Solid-Stage Circuits, vol. 38, no. 5, pp. 1220 – 1226, July 2003.

[2] 伊藤, 小林, 榎本, 「待機時のデータ保持と待機時消費電力の低減を両 立した1電源6-Tr CMOS SRAMの開発」, 信学技報, no. 175, ICD2014-42, pp.

59-64, 2014年8月.

[3] 小林, 伊藤, 榎本, 「メモリセル電位を適応的に降圧して書込動作範囲 を低電圧化した1電源6-Tr CMOS SRAMの開発」信学技報, ICD2014-59, pp.33-38, 2014年10月.

VDD=0.27 V (ᚑ᮶ᙧ) VDD=0.27 V (ᨵⰋᙧ) VDD=0.22 V (ᨵⰋᙧ)

VDD=0.37 V (ᚑ᮶ᙧ)

0 0.2 0.4 0.6 0.8 1.0 1.2 0 0.2 0.4 0.6 0.8 1.0 1.2

0 0.2 0.4 0.6 0.8 1.0 1.2 10^-10

10^-9 10^-8 10^-7 10^-6 10^-5

10^-10 10^-9 10^-8 10^-7 10^-6 10^-5

10^-10 10^-9 10^-8 10^-7 10^-6 10^-5

SF FS

VDD=0.10 V (ᨵⰋᙧ) VDD=0.11 V (ᚑ᮶ᙧ)

CC

㟁※㟁ᅽ (V_DD) [V] 㟁※㟁ᅽ (VDD) [V] 㟁※㟁ᅽ (VDD) [V]

᭩㎸࢔ࢡࢭࢫ᫬㛫 [⛊] ᭩㎸࢔ࢡࢭࢫ᫬㛫 [⛊] ᭩㎸࢔ࢡࢭࢫ᫬㛫 [⛊]

ᚑ᮶ᙧ ᨵⰋᙧ

ᚑ᮶ᙧ ᨵⰋᙧ

ᚑ᮶ᙧ ᨵⰋᙧ

15 nsec/div.

㟁ᅽ㻌[V]㟁ὶ㻌[µA]㟁ὶ㻌[µA]

0.36

0.18

0.00

Vd0

VWrd

V_N1 V_N0 V_d1 VC

0.25 0.50

0.00

Ic0

Id0

Ig0

Iu0

Ic1

Id1

Ig1

Iu1

T1 T2

0.90 0.60 0.30 0.00

V_d0 V_Wrd VC

Vd1 VN0

V_N1

Ic0

Id0

Ig0

Iu0

Ic1

Id1

Ig1

Iu1

㟁ᅽ㻌[V]㟁ὶ㻌[µA]

0.36

0.18

0.00

0.25 0.50

0.00

㟁ὶ㻌[µA]

T1 T2 T3

15 nsec/div.

T₃

(a)ᚑ᮶ᙧ (b)ᨵⰋᙧ

0.90 0.60 0.30 0.00

(a) ࢡࣟࢵࢡ

ࣃࣝࢫ (φ) (200MHz)

᭩㎸ ㄞฟ ಖᣢ VDD

VDD0 0

(b) ࣓ࣔࣜࢭࣝ

࡬ࡢ౪⤥

㟁ᅽ (VM)

᭩㎸ ㄞฟ ಖᣢ ᭩㎸ ಖᣢ ㄞฟ ᭩㎸

(c) ࣮࣡ࢻ⥺

ࢻࣛ࢖ࣂ࡬ࡢ ౪⤥㟁ᅽ (VW) VDD-vnm

VDD-vnw