半導体技術の概要と動向

1)半導体市場動向 2)半導体技術概要 3)半導体プロセスの概要

・LSI設計とシリコンウェハ製造

・前工程プロセスの概要：トランジスタ工程と配線プロセス

・後工程プロセスの概要：ウェハプローブ試験、ダイシング、パッケージプロセス

・微細化トレンド、スケーリング則と寸法定義

・微細化トランジスタ構造（プレーナ構造からFinFETへ）

・微細化ロードマップ

・最先端Logic,SoC微細化にはEUV露光技術がKey

・DRAMは微細化限界へ

・NAND大容量化は3D NAND技術でブレークスルー

・先端パッケージ（実装）技術は3D化へ、

半導体技術の概要と動向

群馬大学電気電子工学特別講義Ⅱ集積電子回路工学 第452回 アナログ集積回路研究会講演

2021.1.29

群馬大学協力研究員 東京電機大学非常勤講師

中谷 隆之

2020年版

1

半導体の分類

半導体素子

個別半導体 光半導体

集積回路

LSI 大規模集積回路

ロジックIC/LSI アナログ

メモリ

SoC/システムLSI

トランジスタ、ダイオードなど

LED（発光ダイオード）、フォトダイオード(受光素子）

レーザダイオードなど

マイクロプロセッサ、マイコンなど

家電用、産業用、車載用、イメージセンサなど

デジタル家電用、携帯電話用、

産業用、車載用など

ロジック、アナログ、メモリ機能を１チップに集積

MPU MCU

汎用IC/LSI：幅広い分野で汎用的に使用可能な半導体。MPU、DRAMやNANDラッシュメモリなど

ASIC：カスタム半導体。完全なカスタム品とASSPも含む場合もある。

2

市場

WSTS による半導体分類

WSTS

（

：国際半導体市場統計）

世界の半導体企業46社

が加盟する組織。定期的に半導体出荷統計および市場予測を公開。

現在、ほとんどの半導体市場データは、この

発表データがベースとなっている。

全半導体 ディスクリート ダイオード、小信号トランジスタ、パワートランジスタ、

整流器、サイリスタ、その他

オプト 表示器、ランプ（

カプラー、イメージセンサ、レーザピックアップ、

レーザトランスミッタ、赤外線、その他オプト

センサ

全

アナログ 汎用アナログ：ｲﾝﾀｰﾌｪｰｽ、ﾊﾟﾜｰﾏﾈｼﾞﾒﾝﾄ、ﾃﾞｰﾀｺﾝﾊﾞｰﾀ、ｱﾝﾌﾟ

ｺﾝﾊﾟﾚｰﾀ 専用アナログ-：民生、コンピュータと周辺機器、通信、車、産業他

MOS

マイクロ

、

MCU—4bit,8bit,16bit,32bit以上

ロジック バイポーラ、汎用ロジック、ゲートアレイ、ｽﾀﾝﾀﾞｰﾄﾞｾﾙ/FPGA、

ﾃﾞｨｽﾌﾟﾚｲﾄﾞﾗｲﾊﾞ、ｽﾍﾟｼｬﾙﾊﾟｰﾊﾟｽﾛｼﾞｯｸとﾏｲｸﾛﾍﾟﾘﾌｪﾗﾙ

）

MOSメモリ DRAM、NANDフラッシュ

、SRAM,ﾏｽｸROM＆EPROM、その他

は、ｽﾍﾟｼｬﾙﾊﾟｰﾊﾟｽﾛｼﾞｯｸとﾏｲｸﾛﾍﾟﾘﾌｪﾗﾙに含まれる

3

市場

水平分業化： IDM 、ファブレスおよびファウンドリ

IDM：設計、製造、販売を全て自社にて行う

ファブレス：設計と販売のみ自社。製造はファウンドリ使用 ファウンドリ：半導体各社から製造のみ請け負う

IDM

Integrated Device Manufacturer ：

垂直統合型デバイスメーカ

半導体産業の

ARM

Qualcomm

TSMC

Qualcomm

代表例 代表例

Intel

http://pc.watch.impress.co.jp/docs/column/kaigai/20140627_655398.html 4

市場

2020 年半導体売上高ランキングトップ 15 社

ファウンドリを含む

https://news.mynavi.jp/article/20201127-1531754/

2020.11.27

・ 2020 年度の売上 1 位は Intel,2 位 Samsung,3 位 TSMC

・ファウンドリ (TSMC) を除くと、 SONY が 15 位（ 92 億 4300 万ドル）

・ 2020 年上期 10 位だった中国ファブレス Hisilicon がランク外へ

市場

5

6 2020.12.1

WSTS2020 秋季予測 : 地域別半導体市場推移

市場

・2020年の半導体市場は4331億ﾄﾞﾙ（約46兆4300億円）で、前年比+5.1%

コロナでのマイナス影響もあるが、

需要やライフサイクル変化がプラス要因へ

・2021年は2020年の8.4%増4694億ﾄﾞﾙと予測

・メモリの市場変動を除くと、市場変動は穏やか。

年はメモリが前年比

と大きく成長 ロジック（SoCなど）が+6.5%,Micro（MPU/MCU)が+2.0%,アナログが+0.0%と予測

もとデータ:WSTS2020秋季予測

Discrete,Opto, Sensor

0 50,000 100,000 150,000 200,000 250,000 300,000 350,000 400,000 450,000 500,000

2014 2015 2016 2017 2018 2019 2020 2021

469B

㌦

412 469

412

339

+13.7%

+21.6%

-12.0%

+5.1%

+8.4%

予測

市 場 額

ﾄﾞﾙ

）

Memory

Logic(SoC)

Micro(MPU,MCU) Analog

製品別半導体市場

汎用半導体の価格変動は激しい

・汎用品であるメモリ（ DRAM,NAND) の価格変動は激しい

・ DRAM(4Gb) は 2018 年秋の 4.2 ㌦から 2020 年春には 2.3 ㌦まで下落

・ NAND(128Gb) は 2017 年 5.3 ㌦をピークに 2019 年 8 月には 2 ㌦まで下落

・劇的な価格競争に勝つには、コスト競争力

量産規模とスピーディな決断（大規模投資）が不可欠

市場

NAND 価格推移

単価

2017 2018 2019 2020 _１１月

128Gb高値

128Gb安値

64Gb安値 64Gb高値

スポット取引価格

DRAM 価格推移

単価

4Gb高値

4Gb安値

10月

2019 2020 2017 2018

2016 2015

14

スポット取引価格

https://media.rakuten-sec.net/articles/-/29747?page=1

2020.11

7

(2014.9～2020.10) (2017.5～2020.11)

2019 年メモリ金額シェア 市場 1082 億ﾄﾞﾙ

DRAM+NAND

Kioxia:東芝NANDを分社 WD: Western Digital

市場 メモリシェア

DRAM 金額シェア (2020 年 2Q)

NAND金額シェア (2020 年 1Q)

Samsung 44.1%

SK Hynix 29.3%

Micron 20.8%

他

Samsung 33.3%

Kioxia 15.3%

WD 15.3%

Micron 11.2%

SK ynix 10.7%

Intel 9.9%

・ Samsung が DRAM と NAND でシェア 1 位。メモリ全体で 40% シェア有する。

ただ近年、メモリにて Samsung の戦略ミスや技術に陰りの指摘もある DRAMでは技術的にMicronが1世代進みだした

NANDではSK HynixがIntelのNAND事業買収や,Kioxiaへの投資などの戦略打ち出す NAND 多層化で技術戦略ミス など

8

https://eetimes.jp/ee/articles/2010/05/news060.html

2020.10.5

・2020年ファウンドリ市場は67.7Bﾄﾞﾙ。半導体市場全体の約16% （67.7B㌦/433B㌦）

ファウンドリ活用する

市場で見れば約

がファウンドリによる

・2020年4Qの世界のファウンドリ市場シェアはTSMCが55.6 %、Samsungが16.%

・専業ファウンドリの売上高は2024年まで継続的に伸び、売上高は909億ドルに達する見込み 専業ファウンドリとは

など。

は非専業にあたる

・2014年の専業ファウンドリ市場の規模は427億ドルだったが、10年間で2倍に増加する

ファウンドリ市場の拡大

市場

9

2014-2024 年 ファウンドリ 市場予測

成 長 率

市 場

額

ﾄﾞﾙ

年間平均成長率

https://eetimes.jp/ee/articles/2005/15/news077.html

・ TSMC はレガシプロセス (0.25um ～）から最先端プロセス (5nm) まで幅広く提供 2020 年 2Q 以降 Apple iPnode12 向け A14 プロセッサで 5nm まで

・売り上げ額では最先端プロセス品の比率が高い

・ 16nm プロセス品はコストパフォーマンスに優れ需要が多い

・ TSMC の売り上げの 23% が Apple(2020 年予測）

市場

TSMC のプロセス別売上比率と売り先

TSMC のプロセス別売上比率

(2020 年 1Q)

TSMC の売り先 ₍₂₀₂₀ 年度予測 )

Apple 22.7%

その他 32.0%

Qualcomm 9.6%

Hi Silicon 8.9%

Broadcom 8.0%

AMD NVIDIA 7.8%

6.1%

Mediatek 4.9%

10

ファウンドリ

微細化によりコスト急上昇： TSMC ウェハコスト

・10nm以降、半導体微細化によりウェハ製造コストは急上昇

・

による最先端

プロセスの

ウェハ

枚あたいの販売価格は

㌦

推測）

これには設計コストおよびパッケージコストは含まれない

・

プロセッサのダイサイズ

、歩留まり

と仮定すると

ウェハ1枚で約700個、チップあたりのコストは約24㌦となる（実装、設計コスト除く）

https://www.eenewsanalog.com/news/ai-report-compares-5nm-and-earlier-node-wafer-costs

市場

TSMC の最先端 5nm の ウェハ 1 枚販売価格は 17,000 ㌦（約 180 万円）

11 0

2,000 4,000 6,000 8,000 10,000 12,000 14,000 16,000 18,000

90 65 40 28 20 16/12 10 7 5

プロセス

ウ ェ ハ コ ス ト (

㌦ /W afe r)

ウェハ 1 枚あたりの販売価格 (TSMC)

10nm 以降急激な上昇

1,650 1,937 2,274 2,891

3,677 3,984

5,992

9,346

16,988ドル

2020

年半導体企業買収案件

月～

月で

億ドル

9月 NVIDIAがARMを400億ドルで買収 2022年3月完了見込み 10月 ADIがMaximを210億ﾄﾞﾙで買収 2021年夏完了見込み

10月 SK-HynixがIntelのNAND事業を90億ﾄﾞﾙ買収 2021年後半完了見込み 10月 AMDがXilinxを350億ドルで買収報道

10

月

が

インファイ

を

億ドルで買収

インファイは光ファイバーによる高速データ通信用の半導体チップを製造

2020 年半導体大型企業買収が増加

市場

https://news.mynavi.jp/article/20201002-1363321/ 12

QualcommによるNXP

買収が中国承認おりず

にキャンセル

13

・半導体、対中制裁で緊迫しTSMC,UMCなどの台湾勢に注文殺到。

半導体不足が車減産の引き金に

・コロナで車業界は春以降減産していたところに 秋以降車載半導体の注文が急増。

・TSMCはパソコン、ゲーム機、iPhone用などの 需要で繁忙。車載半導体ラインを転用した所。

・ラインを車載半導体に戻すのに時間かかる

・車載半導体プロセスは「ライン認定必要」で 代替えが難しい

・半面、車載用半導体は低価格で利益少ない。

・ルネサス車載半導体も

以降

依存

・供給不足は2021年中は続く

PS5

や

の品不足原因

・TSMCによる半導体供給不足

・

歩留まりが悪い

・意外にも味の素が供給する高性能絶縁材不足

」が要因のひとつとか

半導体不足で世界中の自動車メーカーが軒並み減産

市場

日経2021.1.20

インターポーザ基板に使用

・ 1971 年世界初のマイクロプロセッサは、約 2,300 個のトランジスタが集積

・ 2020 年発売のゲーム機 (xBox Series x) ﾌﾟﾛｾｯｻでは 153 億個のトランジスタを集積

・2020年発売のApple Mac Pro 搭載M1プロセッサでは160億個のトランジスタを集積

半導体はムーアの法則で高集積化

高集積化

14

ムーアの法則：

Intel

設立者の一人である

Gordon E. Moore が 1965年に集積度は 18 ～ 24 ヶ月 (1 世代）で 2 倍増加すると提唱。

http://japan.intel.com/contents/museum/processor/

10

億個

1000個

ト ラ ン ジ ス タ 数

ムーアの法則で集積度向上

100

億個 2 年で 2 倍集積度向上

2020

様々な物質のサイズと半導体の微細化

インフルエンザウィルス 直径約100 nm

現状の最先端LSI の最小加工寸法 は、10nmレベル

100nm 10nm 1um 10um 100um 1mm 10mm 100mm 1m

1Å

現状の

半導体加工寸歩

約

最近のLSIではトランジスタ1個がウィルスより小さい！

10m

微細化

15

MOS トランジスタ (MOS FET) の構造

MOSﾄﾗﾝｼﾞｽﾀの基本構造はバイポーラトランジスタに比べてシンプル。P型MOSとN型MOSがある。

N型MOSトランジスタの場合

・P型基板に、N型のソース領域（ウェル）とドレイン領域（ウェル）および薄い酸化膜上にゲート電極を形成

・ゲート印加電圧ないときは、ソースとドレイン間に空乏層が形成されソースとドレイン間は導通せず

・ゲートにプラス電圧印加すると、ゲート電極下に反転層（N層）が現れ、ソースとドレイン間にチャネル形成され導通 技術

概要

P 型 MOS トランジスタ

チャネル

ゲート酸化膜

N 型 MOS トランジスタ

不純物の例 N ：リン (P)

P ：ボロン (B) ^など

ソース ドレイン

ゲート長

シリコン基板

P型

ドレイン

ソース チャネル ゲート

ソース・ドレイン間電流は、

ゲート直下の表層（反転層）

1-2nm程度の所を流れる。

絶縁酸化膜

ゲート

（ポリシリコン）

16

CMOS 回路でロジック回路形成

MOS: Metal Oxide Semiconductor

CMOS: Complementary （相補型）MOS

これで半導体のすべてがわかる：秀和システム 半導体のすべて：日本実業出版社

概要

ＣＭＯＳとは

Ｐ型ＭＯＳトランジスタと

Ｎ型ＭＯＳトランジスタから構成 入力Ｌｏ（ゼロレベル） だと

Ｐ型ＭＯＳがＯｎ Ｎ型ＭＯＳがＯｆｆ すなわち

出力がＨ（VDD電源レベル）

入力がH （VDD) だと Ｐ型ＭＯＳがＯｆｆ Ｎ型ＭＯＳがＯｎ すなわち

出力がＬ（ゼロ）

入力と出力の論理が反転

（インバータ）するデジタル回路

CMOS インバータ

電源

GND

C

C

H L L H

17

概要 DRAM

“よくわかる最新半導体の基本と仕組み”に追記 西久保靖彦著：秀和システム

・DRAMのメモリセルは、MOSトランジスタ1個とキャパシタ1個から構成される揮発性メモリ

・キャパシタに電荷が蓄積された状態を“１”、ない状態を“０”として記憶

・MOSトランジスタはキャパシタ電荷の記憶や読み出しのスイッチとして働く。

・例えば、16GビットのDRAMでは、160億個のメモリセルが1チップ上に作られている。

メモリアレイ

メモリセル

キャパシタ

MOSトランジスタ

MOSトランジスタ

キャパシタ

25fF→10fF

Dynamic Random Access Memory

18

フラッシュメモリ

概要

・フラッシュメモリは、酸化絶縁膜（SiO

）に囲まれた浮遊（フローティング）ゲート電極内 電子蓄積でデータを蓄え、電源を切ってもデータは消えない不揮発性メモリ。

・ゲート電極に高電圧をかけ 浮遊ゲートへの電子の“トンネル効果”を用いて書込む

制御ゲート 浮遊ゲート

ここに電子を閉じ込める 浮遊ゲート内に蓄積される電子数は約

個（

世代）

書込み 消去

ゲートとドレイン電極に

高電圧を印加すると、ソース内 の電子がドレイン電圧で加速され ホットエレクトロンとなる。

この内の一部電子が薄い絶縁膜 をすり抜け（トンネル効果）

浮遊ゲートに飛び移る。

消去時はソースに高電圧印加すると

浮遊ゲートから基板側に電子が飛び移る。

半導体のすべて 日本実業出版社

微細化すると電子数は減少

19

半導体は、最先端の技術を駆使して非常に複雑な工程を経て作られる。

最先端の半導体工場ひとつを作るのに、数千億円かかる。

SEAJ／三菱電機資料

半導体製造プロセスの概要

ﾌﾟﾛｾｽ 概要

20

半導体の製造プロセス概要

１）LSI設計

CAD（EDA)ツール用いて回路設計し

原版マスクを作成

２）シリコンウェハ製造

シリコンを精製して、インゴッド を作り、スライスしてウェハを 作成する工程

３）LSI製造（右図プロセス）

シリコンウェハ上に多数のLSIを 作り込む前工程は、300～400 もの多数のプロセス・ステップから なっている。

後工程は、前工程により完成した ウェハを試験し、切り離して

それぞれをパッケージに

搭載して最終検査までの工程

半導体・ICのすべて：電波新聞社 菊池著

前工程 拡散工程 フロントエンド：FEOL 成膜

（ウェハ工程） （下地工程） 露光（フォトリソグラフィ）

(ﾄﾗﾝｼﾞｽﾀ工程） エッチング 不純物添加 バックエンド：BEOL 熱処理

（上地工程） CMP(化学機械的研磨）

（配線工程） 洗浄

↓

Ｇ／Ｗ工程（ウェハプローブ試験） ウェハ特性チェック

↓

後工程 組立工程 ダイシング

↓ マウント

↓ ボンディング

↓ 封入

↓

仕上げ工程 メッキ

↓ リード成型

↓ 選別・ＢＴ工程（試験工程） 特性チェック

↓ バーン・イン

↓ 特性チェック

↓ 検査工程（信頼性試験工程） 入庫検査

↓ 信頼性試験

↓ 出荷検査

↓

出荷

ﾌﾟﾛｾｽ 概要

21

最先端プロセスでは工程数は倍増

300nm

Chipworks社ﾃﾞｰﾀ2004.1

SONY PSX用チップ：90nmﾌﾟﾛｾｽ（ｹﾞｰﾄ長45nm）

トランジスタ1個分

LSI の断面観察：電子顕微鏡写真

トランジスタ工程： FEOL front-end of line

前工程プロセス 製造

ﾌﾟﾛｾｽ

ゲート長

MOSトランジスタの基本構造

Chipworks社ﾃﾞｰﾀ2004.1

微細化に伴い

トランジスタは複雑化

22

Structural Analysis Sample Report Chipworks

表 面 の 約 10 μm

に ト ラ ン ジ ス タ と 配 線 層 が 形 成

約 10μm

ﾊﾟｼﾍﾞｰｼｮﾝ

M8 層

M7層

M4 層 ﾄﾗﾝｼﾞｽﾀ M9 層

M6 層

Si基板

45nm SOC M1 ～ M9 層銅配線 (Cu メタル）

配線工程： BEOL back-end of line

前工程プロセス 製造

ﾌﾟﾛｾｽ

23

半導体はシリコンウェハ（直径300mm)上に

複雑な前工程を経て、数百チップ一括して作られる

完成したウェハから １チップづつ切り出す

LSIチップ

チップをパッケージに 実装する。

写真はインテルホームページから

半導体テストシステム(ATE)で全数試験して良品のみ出荷

ウェハ上に一括して作られたチップを切り出し実装し試験

後工程プロセス ﾌﾟﾛｾｽ

概要

24

LSI 設計フロー概要

試作（TEGなど)して データ所得し

設計データへﾌｨｰﾄﾞﾊﾞｯｸ

（EDA)ツールにより行われる。

HDL言語設計

(ﾊｰﾄﾞｳｪｱ記述言語）

最近はＣ言語設計も増加 シミュレーションで検証

論理合成ソフトにて、

言語記述されたものが 論理回路に変換される。

シミュレーションで検証 ﾄﾗﾝｼﾞｽﾀレベルから

デバイスレベルに変換され レイアウトに落とされる。

シミュレーションで検証。

最終的に数十枚の マスク（原版）作成

論理機能の電気的仕様 を満足させる回路構成

（使用半導体プロセスに よるトランジスタ構成など）

を詳細に決定。

よくわかる最新半導体の基本と仕組み： 秀和システム 西久保著

TEG:Test Element Group LSI

設計

25

最先端SoCでは80枚以上らしい

LSI の設計：言語設計

LSIの大規模化や機能（IP)再利用化により、言語設計が必須となった。

一般的に使用されるHDLには Verilog HDL と VHDL がある。

よくわかる最新半導体の基本と仕組み：秀和システム 西久保著

回路図記述 言語（HDL)記述

入 力

出 力

機能

機能 記述

入力 出力 記述

設計

26

描画前フォトマスク

（マスクブランクス：約150x150x6.4厚mm）

描画済フォトマスク

パターンレイアウトにより20-30層以上の フォトマスクを作成。

フォトマスクは、石英ガラスに金属クロムが

マスクはｘ４サイズの原版となる。

最近の先端LSIでは、マスクセット1式が数億円 以上に達する。

LSI の設計：マスク製作

これで半導体のすべてがわかる：秀和システムおよびHOYAホ－ムページから

フォトマスク（マスクまたはレチクルとも言う）

は、パターン露光用の原版。

LSI

ﾏｽｸ

27

最先端マスク作成には露光時間がかかるため、

マルチビームEB露光装置が必要となつてきた

シリコンウェハ製造工程

1420度

石英

多結晶シリコンから、結晶 引き上げにて単結晶シリ コンのインゴットを製造。

98～99％純度

99.9･･9%

イレブンナイン純度

１トンの金属シリコンを 作るのに、1,500万W

の電力必要 （ボーキサイトから

）

厚さ７２５μmに スライス

細かい研磨剤による 機械的作用と

研磨溶液による

化学的反応にて研磨

上に基準マーク

（ノッチ、オリフラ）

Wafer

の位置＆結晶方位合せ用

これで半導体のすべてがわかる： 秀和システム 西久保著

ｼﾘｺﾝ ｳｪﾊ

28

多結晶

単結晶

シリコンウェハの大口径化

シリコン・インゴットとウェハ

生産性向上（コスト低減）のため、

ウェハを大口径化してチップ取れ数を 増大してLSI製造コストの低減が

図られてきている。

300mmウェハでのチップ取れ数例

・NANDﾌﾗｯｼｭ：約

・DRAM ：約

これで半導体のすべてがわかる：秀和システム 半導体・ICのすべて：電波新聞社

ウェハの大口径化

300mmウェハ

200mm 150mm

300mm の次は 450mm ウエハ。

量産開始は当初予定より大幅に遅れ、

現在採用の目途見えず。

ｼﾘｺﾝ ｳｪﾊ

29

これを前工程プロセスで作る

LSIの断面模式図

トランジスタや配線層はシリコン基板表面上の数μmに作られる。

よくわかる最新半導体の基本と仕組み：秀和システム 西久保著

P層 P層

N層 N層

N-MOSトランジスタ

Ｐ-MOSトランジスタ

前工程

30

前工程：トランジスタ工程

写真の焼付/現像と同じ

露光工程 vs 写真

・マスク：撮影済フィルム

・ウェハ：印画紙

・レジスト：感光剤

・露光：暗室での焼付け

・現像：現像 に相当。

x４ｻｲｽﾞの原版（フォトマスク）

を用い、トランジスタのＮ層

（またはＰ層）や配線層を 作り込む部分のシリコン表面 を露出させる。

それ以外の部分は酸化膜

（ＳｉＯ _２ ）により覆われている。

（レチクル）

（アッシング）

ＳｉＯ_２

よくわかる最新半導体の基本と仕組み：秀和システム 西久保著

（フォトレジストにはポジとネガタイプあり）

（フォトレジストはポジタイプ例）

Si

表面を露出

前工程

31

不純物ソース例

N型： Ⅴ属 リン（Ｐ），ヒ素（Ａｓ）、

アンチモン（Ｓｂ）

Ｐ型： Ⅲ属 ボロン（Ｂ）

ＳｉＯ_２

ＳｉＯ_２

シリコン表面が露出した所に、

Ｎ層（またはＰ層）を作る不純物を 熱拡散やイオン注入にて

不純物添加する。

不純物は、シリコン露出した窓から 内部に拡散浸透している。

拡散終わったら、マスク材（ＳｉＯ _２ 膜）

を除去し洗浄する。

新たに膜付（酸化膜や金属膜）を

生成し、新たなフォトマスクにより露光 し、この不純物添加工程を繰り返す。

よくわかる最新半導体の基本と仕組み：秀和システム 西久保著

前工程：トランジスタ工程

前工程

N型シリコン基板 SiO

P型不純物（イオン注入、熱拡散）

P 層

32

配線プロセス

メタル配線構造（メタル配線

エッチング法（従来方法）

金属薄膜を形成してフォトリソグラフィ とエッチングにて配線パターンを形成 ダマシン法

下地の絶縁膜中に“配線溝パターン”を 形成した後、全面に金属薄膜を付け、

CMP装置で表面を平坦に研磨する。

ダマシン法では、表面の平坦性確保と 高信頼性が得られる。

またCu（銅配線）加工に必須な技術。

Ｃｕはエッチング加工が難しい材料の為。

半導体・ICのすべて：電波新聞社 菊池著

絶縁膜（ＳｉＯ_２）にＣｕが拡散するのを防ぐ バリアメタルとしてTiN,TaNなどが使用される

前工程

33

Structural Analysis Sample Report Chipworks

ﾌﾟﾛｾｽ 実例

1.6μm

最上層の配線層 電源やGND配線用

前工程終了したウェハ：トランジスタ層と配線層 (45nm ﾌﾟﾛｾｽ例）

配線層

Si O₂ Pol

ySi

ｹﾞｰﾄ

32nm

NiSi

ｻｲﾄﾞ ｳｫｰﾙ

Ni Si

NiSi

ｻｲﾄﾞ ｳｫｰ ﾙ

O₂

トランジスタ部

34

ウェハ・プローブ試験

半導体・ICのすべて：電波新聞社 菊池著

半導体試験装置 (ATE) とプローバ装置を用い、チップに切り出す前のウェハ段階で 各ＬＳＩチップを試験し良否判定を行う。良品チップのみを次工程に流す。

後工程

ウェハ上の各チップ電極パッドに 探針（プロ－ブ）を接触し、

半導体試験装置

）により 各チップの良否判定を行う。

35

ダイシング

粘着シートをはがす

Chip

粘着シート

半導体・ICのすべて：電波新聞社 菊池著

ウェハプローブ試験されたウェハは、裏面研磨 され 300-400μm程度に薄くする。

1個1個の切り離しは、チップ周辺の約100μm の“切り代”にそって、ダイサーでカットされる。

そして良品チップのみをパッケージ化する。

後工程

36 Note

パッケージ内2.5D/3D実装では数十μmまで薄化する

実装とボンディング

パッケージへの実装

図解半導体ガイド：東芝

LSI上のパッドとパッケージ・リードフレーム間を

AuまたはCu 細線でワイヤボンディング接続

後工程

37

38

パッケージ（実装）

後工程

https://eetimes.jp/ee/articles/1911/27/news034_2.html

昔はピン挿入型（DIP)そして表面実装型（QFP他）へ。そしてパッケージ内2.5D/3D実装へ

近年のパッケージ（実装）技術は小型化と多ピン化で多様化

ピン数

2011ピン

マイクロプロセッサパッケージ

半導体の微細化トレンド

微細化動向

・微細化は2003～2009年頃まで、約2～3年毎にx0.7倍で微細化が進んできた すなわち同じチップ面積とすると、約2～3年で集積度が2倍向上

・32nm以降、微細化ペースが大幅ダウン。

・ 現在の論理 LSI(MPU や SoC など）のプロセスルール表記は ITRS に準じていない。

39

https://headlines.yahoo.co.jp/article?a=20190906-00057517-jbpressz-sci&p=1

論理LSI(MPUやSoCなど）

でのプロセス呼称

半導体は、最小加工寸法が1世代（約2-3年）でx0.7倍づつ縮小（スケーリング）微細化 最近の最も微細な半導体プロセスは10nmレベル

微細化はスケーリング則による

nm

ITRS (国際半導体技術ロードマップ）

CAGR(2 yrs) = -15.9%

.7x/2yrs

微細化

ITRS:

International Technology Roadmap for Semiconductors

国際半導体技術ロードマップ

→10 →7 →5 →3

40 ITRS

ITRS による DRAM と MPU/ASIC の寸法定義

http://jaco.ec.t.kanazawa-u.ac.jp/edu/micro1/pdf/1.2.pdf ITRS2011 Executive Summary

DRAM DRAMおよびMPU/ASICでの1/2Pitch（ｈｐ：ﾊｰﾌﾋﾟｯﾁ）は、

最下層メタル配線（M1)配線ピッチの1/2で定義

メタル配線

微細化

MPU/ASIC

Leff

実効ゲート長

ゲート長

41

hp 16nm が微細

化限界と言われた

ITRS による NAND の寸法定義

http://jaco.ec.t.kanazawa-u.ac.jp/edu/micro1/pdf/1.2.pdf ITRS2011 Executive Summary

プレーナ型NANDフラッシュでの1/2Pitch（hp：ﾊｰﾌﾋﾟｯﾁ)は、

ポリシリコン（フローティングゲート）ピッチの1/2で定義

NAND

メタル配線

poly-si

微細化

42

トランジスタの微細化 ：デナードのスケーリング則

R. Dennard のｽｹｰﾘﾝｸﾞ理論

・スケーリングファクタをS

・各ディメンジョンを1/Sに縮小

・動作電圧を1/S

として、 チャネル電界を一定 と する理論。

微細化で顕在化しつつある問題

・短チャネル効果による リーク電流増大の顕在化

・スケーリングによりゲート遅延は

短縮されるが、配線遅延増大が顕在化

短チャネル効果：

ゲート長（L)が短くなり、ドレイン電界の影響が 大きくなり、漏れ電流が増大する効果。

Device/Circuit parameter Scaling Factor Device dimensions L, W, Tox 1/S

Doping concentration S～S^1.5

Voltage 1/S

Field 1

Current 1/S

Gate Delay 1/S

Power dissipation/device 1/S³

～

L

W

Scaling S  2

スケーリング則は LSI の黄金則である

動作電圧も

にする

東工大松澤先生講義テキストから

トランジスタのスケーリングパラメータ

微細化

微細化が進み、スケーリングパラメータが、

右表から乖離してきた。

例えば電源が1/Sで下がらないなど。

43

SiO

ゲート

ソース ドレイン

この実効 L 長を短縮して高性能化してきた

MOS FET は微細化に伴い構造は複雑化

半導体とシステムＬＳＩ：菊池正典著 日本実業出版社

実際の MOS FET 断面 9

実効ゲー長は47.5nm

Chipworks社ﾃﾞｰﾀ2004.1

微細化

もともとの MOSFET の構造はシンプルだった

微細化により複雑化

・130nm以降の微細化では、様々な性能劣化対策のためMOS FET構造が複雑化

・実効ゲート長（実効

長）によりトランジスタ性能（動作速度）が決まるため、最小加工寸法より 実効ゲート長を短くするプロセスが開発されてきた

44

最先端は 3 次元構造トランジスタ： FinFET

プレーナ FET 構造

Tri-Gate

チャネル

従来の 2 次元構造 FET ではゲート電圧で S-D 間の電流を完全に ON/OFF 制御できなくなる。

このためチャネル周囲をゲートで囲う FinFET などの 3 次元構造が必要となる

微細化 微細化進むと、さらにMOS FET構造が複雑化

FinFET の次は GAA 構造 (3nm 世代 ) Gate 材料はグラフェンなど

Samsung資料

0.7V 動作

Gate All Around

45

http://pc.watch.impress.co.jp/docs/column/kaigai/1076333.html#11_s.jpg

Intel の FinFET プロセス

Finの高さ：34nm Finﾋﾟｯﾁ：60nm Fin幅：8nm

Finの高さ：42nm

Finﾋﾟｯﾁ：42m Finの高さ：53nm

Finﾋﾟｯﾁ：34nm

第2世代(2013年～）

第1世代 （

年～） 第3世代

年～）

Gate

Drain

Source SiO2

FinFET 構造

IntelはIEDM2006で22nmTri-Gate技術を発表

2011年に22nmで第1世代、2013年に14nmで第2世代、

2017年に10nmで第3世代量産開始

Intelの10nmは、フィンピッチが34nm、フィンの高さが53nm、

メタルピッチは最小で

、ゲートピッチは

微細化

46

微細化ネックは配線層

https://eetimes.jp/ee/articles/1902/18/news024_2.html

Intel 10nm 断面 Cu 配線の微細化とともに抵抗値が増大

バルク抵抗

Cu

グレインに よる散乱 サイドウォールによる散乱

粒子による散乱 側壁による散乱

・Intelの10nmは他社の7nmプロセス相当。ただIntelは微細化配線プロセスで問題抱えていると指摘

・微細化によりCu配線抵抗が増大。そこでCuからCoなどへの配線変更必要となる。

・今後の微細化ではトランジスタより 配線技術がますます問題となる。

Intel10nmプロセスの度重なる遅れの要因ともいわれる

微細化

47 Intel Samsung TSMC TSMC

プロセス

配線ピッチ(nm)

ゲートピッチ(nm)

微細化ロードマップ

48

2018.11

https://pc.watch.impress.co.jp/docs/column/semicon/1165543.html

1X:19～18nm 1Y:17～16nm 1Z:15

～

と推測される 次世代

EUV使用開始

多層化数

数字は 世代名称

相当ではない

DRAMはHP相当

2020 年現在の量産先端プロセス

・ Logic は EUV 露光装置を本格的に使用した 5nm プロセス (TSMC)

・DRAMは1Z(15～14nm)プロセス(Micron)

・ NAND は 3D NAND で 128 層世代 (Micron ）

ASML資料

微細化

48

2020 年

49

VLSI2020

今後の微細化ロードマップ _VLSI2020

2020.12

IMEC

が示す 微細化

主な微細化技術

プロセス世代

微細化によるコスト上昇 ド

ル あ た り の ト ラ ン ジ ス タ 数

（ （ 対 数 軸 ）

設計と製造を同時に最適化 半導体プロセスや デバイスの限界を、

システムやアプリケ ーションを含めた最 適化で乗り越える

IMECが1nmまでの微細化（スケーリング）ロードマップ提示

微細化によるコスト上昇で、1ドルあたりのトランジスタ数は減少する

IMEC. Interuniversity Microelectronics Centre -

ベルギーに本部を置く国際研究機関

50

微細化FET構造のロードマップ

Complementary- Gate All FET

Around FET

・電界効果トランジスタ（FET）は、微細加工技術の進展により、高い性能と低消費電力を実現

・

世代になると「

」と呼ばれる

次元的なゲート構造を持つ

へと進化

・さらにその発展型として

）構造が登場

・その先にあるのが

構造と呼ばれる技術で、

n

型

と

型

を上下に積層した構造。面積を大幅に縮小でき、高速化が可能となる。

出典 産総研

微細化

CFET

^資料）

EUV 露光装置

51

・装置価格は1台150億円以上と極めて高価

・現状でも技術課題が多い

5nm,3nmと微細化には高NA光学系開発が必要

スループット向上のため光源の大出力化が必要。

逆に光学系やレチクルの寿命問題

マスク検査技術（装置）などの周辺技術対応

次世代 EUV では光 学系の高 NA 化が 必要で , レンズや光 学系の大型化が必 要となる

EUV 光学系の概要 微細化は露光装置がKey

EUV光源

反射型マスク

反射光学系

光学系は真空内 EUV 露光 ArF 露光

IF:

ここで250W出力要求

EUV

光

得るのに1MWの 電力必要とも 電力効率0.02%

波長

の

（極端紫外線）光源使用

51

各社 EUV 導入見込み

・ファウンドリ

が

年の

第

世代から、コンタクトとビア層で

使用開始

・

は

年

プロセスで

の

プロセッサで

本格使用

・

の

工程を

レイヤーで使用と推測 露光スループットは112枚/H

・

装置の平均稼働率

％

http://eetimes.jp/ee/articles/1801/29/news066.html

EUV使用見込みプロセス

遅れに遅れた

がやっと量産適応 微細化

SADP/SAQP

：光露光装置（

液浸）のマルチプルパターニング

52 EUVを使う工程レイヤー数

7nm

：

～

レイヤー

：

レイヤー以上

NXE:3400 (NA=0.33)

ASML

53

EUV 露光装置出荷台数と装置単価

微細化

・

導入メーカは

特に

と

が積極的

・ASMLは2018年に18台、2019年に26台,2020年31台のEUV装置出荷

・TSMCは2019年からEUVを7nm+プロセスで使用開始

2018年7～8台のEUVを使用して年間100万枚のテストウェハを処理し知見習得したとか

・2020年、TSMCが61台のEUV所有し主に5nmプロセスApple A14プロセッサ製造に使用

・

の

露光装置製造能力が懸念。

年には年間

～

台に拡大見込み

ASML

https://biz-journal.jp/2020/10/post_186637.html

EUV 保有台数の予測

TSMC Sa m s un g

Intel

露光装置価格

・KrF:13億円

・

億円

・EUV

2019

年販売平均：

億円

年

受注：

億円

高精度化で価格上昇

装置単価は2020年ASML 業績資料から計算

125円./ユーロで計算

54

微細化 次世代 EUV 露光装置 NXE:5000

2nm 世代では、 EUV 露光装置光学系の NA を 0.3 から 0.55 へ高める必要がある。

NA=0.55で解像度は13nmから8nmへ向上

リリース時期は 2022 年頃の見込み。装置価格は1台250～300億円と推測される。

高NA装置では、光学系、光源、マスク、レジストなど多くの技術課題克服が必要 EUV技術はIMECと協業、キーとなる反射光学系は Carl Zeiss による

ASML資料

巨大なシステム

ASML

DRAM の大容量化

DRAM

http://ascii.jp/elem/000/000/906/906770/index-2.html

100 80 60 40 20 0

比率 (%)

8Gbit 4Gbit

2Gbit 1Gbit

512Mbit

DRAM 容量推移

2013年Intel IDF資料

予測

・DRAMは約2年半で世代交代し、容量が2倍へ高集積化

・2016年、4Gbitから8Gbit世代に移行し2019年現在でも8Gbitが中心

・ 2020 年現在の最大容量は 16Gbit 。 DRAM の微細化による大容量化はほぼ限界。

・ 2020 年現在の DRAM 先端プロセスは、 1Y(17nm) ～ 1Z(15nm)

55

https://news.livedoor.com/article/detail/17193542/

2020

56

DRAM 微細化ロードマップ

DRAM

ITRS：

International Technology

Roadmap for Semiconductors）

IRDS：

International Roadmap for Devices and Systems

最近のDRAM構造

・ITRSが存在した2016

年まで、

は

から

まで、対数グラフでほぼ直線的 に微細化が進められてきた

・

年以降の

の時代になると、

ITRS

の予測よりも、

の微細化は 大幅にスローダウン

・

はセルキャパシタの微細化がネック

DRAM 微細化

IRDS

ｷｬﾊﾟｼﾀ

DRAM が微細化限界

57

Imec IEDM 2018 https://pc.watch.impress.co.jp/docs/column/semicon/1156988.html

微細化 DRAM 構造（ 6F2 ）

この微細化が難しい

高密集キャパシタ

CD

Pitch

DRAM

10年前(25fF)からセル容量は大きく減少

プロセス

構造

セル容量

CD 38nm 26nm 19nm 13nm Pitch 56nm 50nm 43nm 37nm

2019

年現在

大容量

微細化

の課題

・高密度キャパシタが微細化限界

DRAM

で

マルチパターニングが必要。今後

使用も

・高誘電率キャパシタ材料と微細化

・周辺CMOS回路のエリア縮小（HKMGやFinFET化）

・キャパシタ構造の見直し（シリンダからピラー型へ）

現在のシリンダー型では20程度のアスペクト比が ピラー型では

近くまで増加

・高アスペクト比でプロセスは困難化

57

DRAM 注目は

4F2 技術と EUV 使用

58

https://eetimes.jp/ee/articles/2007/07/news024.html

2020.7 VLSI 2020

DRAMのスケーリング

DRAM

4F2実現 GAA構造

ﾄﾗﾝｼﾞｽﾀの 真上に

キャパシタ形成

深穴を形成 微細化でキャパシタ容量確保するため、セルキャパシタを構成するシリンダのアスペクト比は、

10

、

、

、

、

と次第に大きくなってきた。現在の最先端は

、

、

あたり。

アスペクト比

の先は、アスペクト比

となり、そのシリンダは、

で形成見込み

チップ内 3D NAND BiCS の構造

BiCS概要：

電極膜と絶縁膜を交互に積層し、この積層構造を貫通する 孔をRIE（反応性イオンエッチング）を用いて一度にあける。

孔の側面にメモリ膜（トンネル絶縁膜、チャージトラップ膜、

ブロッキング膜）を形成し、孔をポリシリコンで埋める。

積層電極膜、孔の側面に形成したメモリ膜、孔を埋めたポリ シリコンがチャネルとなり、セルが多層に一度に形成される。

(ソース)

ﾁｬﾈﾙ

制御ゲート

ﾁｬｰｼﾞﾄﾗｯﾌﾟ膜 ﾌﾞﾛｯｷﾝｸﾞ トンネル 絶縁膜

絶縁膜

チャージトラップ型 NANDフラッシュ BiCS 構造

2007 年 東芝発表

NAND NAND

は

化で微細化問題をブレークスルーした

59

3D NAND で驚異的な大容量化へ

60

・大手NAND3社（Samsung,

^：旧東芝 、Micron)は3D NANDの技術改題克服し歩留まり向上

・多値化(TLCからQLCへ)また高階層化(90層以上）により１チップ1Tbit量産へ

・2023年にはQLC(4bit/セル）多値化+512層で8Tbit/チップのロードマップが示された

512

層

チップを薄化

・

枚積層

・これを16個2.5ｲﾝﾁSSD に実装すると 256TB

https://pc.watch.impress.co.jp/docs/column/semicon/1139321.html

ティア：

層化するのに

NAND

多値化

SLC:1bit/セル MLC: 2bit/ セル TLC: 3bit/ セル QLC: 4bit/セル

60

61

NANDのメモリ密度の増加のトレンド ^IMW2020

, IMW2020, Tutorials PART 1

多値化 (MLC,TC,QLC)NAND フラッシュメモリの密度トレンド 1998 年 128Mbit(MLC) から、 2019 年 1.33Tbit(QLC) までで、

1mm

あたりのメモリ密度は 10,000 倍に増加

3D NAND の要素プロセス技術

・64層以上の高層化はMulti Stack化でブレークスルー。512層までのロードマップが現れた

・高アスペクト比を持つ、膨大な深穴のエッチング加工（エッチング加工に約1時間）と

膨大な深穴壁面への多層膜形成プロセスがポイント。エッチング装置など製造装置が進化した

https://pc.watch.impress.co.jp/docs/column/semicon/1202490.html#photo004_l.jpg

64 層 3D NAND (BiCS) での微細化技術

NAND

アスペクト比が約

層数増えると

穴径は微細になり アスペクト比が上昇

62

3D NAND のメモリセル形成に必要なドライエッチング工程

1.深孔加工用のハードマスク加工（Hard Mask Open）

2.

チャネルホールの深孔加工（

）

4.

階段状のコンタクトホール（

）

この中で、2.のチャネルホールの深孔加工が特に難しく、長時間のエッチング時間を必要とする。

例えば、 64 層の 3D NAND で、ウエハー 1 枚当たり約 1 時間かかる

10万枚/月のウェハを処理するのに 400

～

のエッチングチャンバが必要

https://eetimes.jp/ee/articles/1809/19/news007.html

数十層を超えるエッチングは1回では困難。

そこで

層

を

～

回に分けて行う。

2019

年

月

は

層を

（別名1ｽﾀｯｸ）で実現とした発表。

NAND

63

ポスト DRAM/NAND の本命は見えず

・NANDは3D NANDの多層化で今後も大容量化の道筋見えた。

・半面

の微細化、大容量化は難しい。

で停滞。

・ポストDRAM（MRAM/STT MRAM,ReRAM,PCM,FeRAMなど）なかなか技術/コスト課題解決見えず

・注目を浴びたIntel+Micronの3D Xpointメモリ(128Gbit 20nmﾌﾟﾛｾｽも苦難の様子

https://news.mynavi.jp/photo/article/moore-2/images/007l.jpg

3D化で

1Tbit

へ

16Gbit 16TB

Word線とBit線の交点

（ｸﾛｽﾎﾟｲﾝﾄ）にメモリセ ル形成。

化が容易 クロスポイントメモリー

メモリ素子として

ReRAM MRAM STTMRAM

64

2.5D/3D 実装技術

STRJ/ITRS

TSV

PoP

微細化が大幅なコスト増をまねくため、パッケージ内

実装技術が注目

最適なプロセスで作成された複数チップを1パッケージ内に実装

WL :

Wafer Level

実装技術

65

66

3 次元実装技術の例

3D

実装

メモリパッケージ プロセッサパッケージ

ワイヤボンディング

基板 半田ボール

PoP(Package on Package)

現在のスマホ用プロセッサと DRAM では、ほとんどこの PoP 実装技術が使用されている

TSV は Si 基板を薄化して、基板上下を貫通する穴を開け、 Si 基板を積層して接続する技術 TSV

TSV課題

・深穴加工技術と加工コスト

・微細化チップでTSV占有エリアがコストUp要因

イメージセンサでTSV 用い量産中

TSV ^（ Through silicon Via: シリコン貫通ビア）

半導体プロセスで再配線基

板（インターポーザ基板）を

使用する例も増加

東京エレクトロンIR資料から

多様化する半導体技術

まとめ

微細化技術

新材料や 新しい構造

ポストDRAM

&NAND 3D

実装技術

・従来技術による微細化（More Moore)の行き詰りから、多様化(More than Moore)へ

・微細化は露光装置 (EUV ）がキー。しかし技術およびコスト問題は相変わらず未解決

・ NAND は 3D 化で大容量化のブレークスルーしたが DRAM は完全に行づまり

・微細化コストの上昇から 2.5D 、 3D 実装技術が注目

67