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半導体技術ロードマップの最新動向

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Academic year: 2021

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(1)信学技報 106−10 システムＬＳＩ設計技術 TECHNICAL （２００２． 5． REPORT 24） OF IEICE. 社団法人 電子情報通信学会 THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS. 〔招待論文〕. 半導体技術ロードマップの最新動向 穂苅. 泰明. 社団法人 電子情報技術産業協会 〒101-0062 東京都千代田区神田駿河台 3-11 E-mail: [email protected]. あ ら ま し 国際半導体技術ロードマップ ITRS 2001 年版が 2001 年 12 月に公開された。前回の 1999 年版の刊行か ら２年が経過し今回大幅に改定された。本稿ではロジック・メモリ技術および配線技術を中心に改定の内容と特徴 を紹介する。 キーワード 半導体集積回路、Ｓｉデバイス、ＬＳＩ、半導体ロードマップ. Review of the ITRS 2001 Technology Roadmap Yasuaki HOKARI Japan Electronics & Information Technology Industries Association 11, Kanda-Surugadai 3-chome, Chiyoda-ku, Tokyo 101-0062, Japan E-mail:. [email protected]. Abstract The new edition “ITRS 2001” has bee opened for publication on Dec. 2001. The new technology trend is reviewed from the point of view of logic & memory and interconnects, compared with the old edition ITRS 1999. Keyword Integrated Circuits, Si-Devices, LSI, Semiconductor Technology Roadmap. 1. はじめに. 2. 2001 年版の特徴. 2001 年 版 の ITRS(International Technology Roadmap for Semiconductors)が 2001 年 12 月 に 公 開［ 1］ さ れ た 。 ITRS ロ ー ド マ ッ プ は 、1998 年 に 世 界 ５ 極（米国、日本、欧州、韓国、台湾）協調で検討 が 開 始 さ れ 、 初 版 が 1999 年 に 公 開［ 2］、 ２ 年 を 経過し今回大幅な改定が行われた。 LSI(Large Scale Integration)技 術 は 、 リ ソ グ ラ フ ィ、成膜、エッチング、トランジスタ、配線、ア センブリなど、多くの技術から構成される。新技 術が量産に適用されるまでには５年∼１０年も の長い時間を要する。ＬＳＩ技術を継続的に発展 させるためには、これら技術が周到に準備され、 タイミング良く量産に適用されることが必要で ある。このような観点から、各技術の中長期的進 展を予測するロードマップが作られている。 本 稿 で は 今 回 新 し く 公 開 さ れ た 2001 年 版 に つ いて特徴を紹介するとともに、デバイス関連技術 を 中 心 に 1999 年 版 と の 比 較 を 交 え て 変 更 点 を 紹 介する［3,4］ 。. 2001 年 版 で は 、1999 年版 で 不 明 確 で あ っ た い く つ かの 項目 を 定義 す る こ と で 、い つ ど ん な 技 術 が 必 要 と なるかを明確にしている。 (1) 量産のどの時点の技術であるかを明確化 ITRS で は 量 産 に 適 用 さ れ た 技 術を ベ ー ス に 、い つ ど ん な 技 術 が 必 要 と な る か を ロ ー ド マ ッ プと し て 示 し て い る 。従 っ て 、 量 産 の ど の 時 点 を基 準 にロ ー ド マ ッ プ の 時 間 軸 に 示 す かの 定 義 は 重 要 で あ る 。ITRS 2001 年 版 で は 、「 あ る メ ー カ が そ の 技 術 を 用 い て 生 産 を 立 上 げ、月産のチップ数が１万個に達し、別のメーカが３ ケ月以内に追従するとき」と定義している。 (2) 技術世代(テクノロジノード)数値の見直し ITRS ロード マ ッ プ は、R. Dennard に よ り提 唱さ れ た ス ケ ー リ ン グ 則 ［ 5］、 す な わ ち 「 ３ 年 で 集 積 密 度 が ４ 倍 と い う ペ ー ス で 微 細 化 が 進 む」 と す る 予 測 が 基 本 となっている。技術世代は最小加工寸法(ハーフピッ チ)に よ っ て 表 現 さ れ 、 ハ ー フ ピ ッ チ が 0.7 倍 に な っ た 時 点 で 技 術 世 代 が進 んだ と 定 義 さ れ る 。2001 年 版 で は 2001 年 の 130nm テ ク ノ ロ ジ ノ ー ド を 基 準 と し 、こ の 定 義 が よ り 厳 密 に 適 用 さ れ た 結 果 、9 0 n m、65nm、45nm、. −55−.

(2) 社団法人 電子情報通信学会 THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS. 信学技報 TECHNICAL REPORT OF IEICE. 32nm、22nm で進むと再定義された。. と、 お よ び 今回新たに FeRAM の ロ ー ド マ ッ プ が 追 加 されたことが特徴である。. (3) 最小加工寸法(ハーフピッチ)を定義 最 小 パ タ ー ン 寸 法 は 回 路 パ タ ー ンの 粗 密 に 依 存 す る こ と か ら、 規 則 的 な パ タ ー ン で 構 成 さ れ る DRAM セ. 3.2. 配線技術. ル 部 の メ タ ル 配 線 最 小 ピ ッ チ の 半 分 (DRAM ハ ー フ ピ. 2001 年 版 で は 、 ク ロ ッ ク 周 波 数(Local clock) は 2007. ッチ) で 定 義し て い る 。一 方 、M P U や ASIC の よ う な 不. 年に 6.7GHz、2016 年 に は 28.7GHz と 予 測 し て い る 。. 規 則 な 回 路 パ タ ー ン では 、 同 寸 法 の パ タ ー ン 形 成 は難. 高 速 化の ト レ ン ド 実 現 の た め に 、配線 材 料 に は Cu を、. し い 。 こ の た め 2001 年 版 で は 、MPU/ASIC に 対 す る 最. 層 間 絶 縁 膜 に は 誘 電 率 の 低 い Low-k 材 料 を 適 用 す る と. 小 パ タ ー ン 寸 法 と し て 、 ポ リ シ リゲ ー ト 電 極 パ タ ー ン. し、 配 線 層 数 は 2007 年で 10 層 、2016 年で 11 層 と 予. の 最 小 ピ ッ チ の 半 分 で 定 義 し た”MPU/ASIC ハ ー フ ピ. 測 し て い る が課 題 は 大 き い 。1999 年 版 で は L o w-k 材料. ッチ”を新規に導入している。. に対 す る 期 待が 大 き く、 誘 電 率 の 仕 様 が 厳 し す ぎ た 。. (4) テクノロジノードの加速. Low-k 膜 の 開 発 は 困 難 を 極 め て お り 、2001 年 版 で は. 1999 年 版か ら ２ 年 を 経 過 し 、 ロ ー ド マ ッ プ に 記 述 さ. 1999 年 版の ４ 年 遅 れ に 緩 和 さ れ た 値 と な っ て い る 。結. れ た 数 値 に 先 行 す る 技 術 が 量 産 適 用 さ れる よ う に な っ. 論 か ら す れ ば 材 料/ プ ロ セ ス で 高 速 化 に 対 処 す る の は. た。2001 年 版 で は こ れ を 反 映 し て 数 値 の 加 速 が 行 わ れ 、. 厳しい状況にあり、 チップ全体を高速の同一クロック. 2001 年の DRAM ハ ー フ ピ ッ チ が １年 前 倒 し と な っ た 。. で 動 作 さ せ る の は極 め て 難 し い 。 設 計 側 の 工 夫 、 例 え ば基 本ブ ロ ッ ク 内 を 高 速 動 作し ブ ロ ッ ク間 は 中 速 動 作. 3. デバイス技術関係のトピックス 3.1. ロジック・メモリ技術. させるといった新しいアーキテクチャに期待したい。. ロ ジ ッ ク で は 、 T r の 物 理 ゲ ー ト 長 (Ph. GL)と 露 光 ゲ. 4. まとめ. ー ト 長(Printed GL)と を 明 確 に 定 義 す る と と も に 、 数 値. ITRS 2001 年 版 の 概 要 を 述 べ た 。 1999 年 版 に 比 べ 技. の 大 幅 な 改 定 が 行 わ れ た 。ポ イ ン ト は 、(1) Physical GL. 術 の 前 倒 し と繰 延 べ と が 混 在 す る 結 果 と な っ た 。 しか. が 2001 年 65nm と 4 年 加 速 さ れ た こ と 、(2) T r が HP. し 、依 然 と し て技 術 開 発 が 直 面 す る 大 き な 壁 (Red Brick. (High Performance), LP (Low Powe r ) の 2 種 類 か ら HP,. Wall) は 2005∼2006 年 に 存 在 す る 。 こ れ を 克 服 す る べ. LOP (Low Operating Power), LSTP (Low Standby Power) の ３ 種 類 に な っ たこ と、(3) T r 性 能 を 向 上 さ せ る 新構. く各分野技術者の新しい発想とたゆまぬ努力に期待し たい。. 造や 手 段 の 調 査 結 果 (Emerging Research Devices 章)を 新規に追加したことである。. 謝辞. 第(1)項 は 、 テ ク ノ ロ ジ ノ ー ド の 加 速 と 量 産 技 術 の 進. 本 稿 を ま と め る に あ た り 、STRJ 半 導 体 技術 ロ ー ド マ. 展 を 反 映 さ せ た もの で あ る。第(2)項 は 、 同 一 チ ッ プ に. ッ プ 専門 委 員 会 の 増 原 利 明 委 員 長(MIRAI)、 福 島 敏 高. 高速 T r と 低 消 費 電 力 T r を混 載 す る S o C 化 の 動 向 を 踏. 同 副 委 員 長(富 士通) 、 吉 見 信 同 副 委 員 長(東 芝)、その他. ま え た も の で あ る 。 こ こ で 大 き な 課 題 と し て注 目 さ れ. STRJ ロ ー ド マ ッ プ 関 係 者 に多 大 な ご 協 力 を い た だ き. る の が、 ゲ ー ト 絶 縁 膜の 薄 膜 化 に よ り 膜 に 流 れ る リー. ました。この場をお借りし厚く感謝を申し上げます。. ク 電 流で あ る。 低 消 費 電 力 LSTP Tr の ゲ ー ト リ ー ク 電 流を 1 p A / u m に設定 し て い る が 、 こ れ を 満 足 さ せ る に は従 来 の SiO2 や SiON 系 膜 で は 能 力 不 足 で 、2005 年 には 新 材 料 の 絶 縁 膜 (High -k 膜)が 必 要 と の 予測 と な っ た。 一 方 、H P T r で は ド ラ イ ブ 能 力 を 得 る た め にチ ャ ネ ル リ ー ク 電 流(Ioff)を 増 加 せ ざ る を 得 ず 、 消 費 電 力 の 増 加 が 課 題 と な る 。Ioff を 増 加 せ ず に ド ラ イ ブ 能 力 を 得 る 新 し い 手 段 が 必 要 で あ り 、第(3)項 は 現 在 知 ら れ る 技 術を整理し有望と思われる技術の開発を促進させよう と す る 趣 旨 で 追 加 さ れ た 。調 査 対 象 と し て は 、T r 構 造 、 新 メ モ リ / ロ ジ ッ ク 、 新 ア ー キ テ ク チ ャ な ど 、多 岐 に わ たる技術をカバーしている。 メモリに関しては、テクノロジノードが加速された こ と を ふ ま え て DRAM ロ ー ド マ ッ プが 見 直 さ れ た こ. −56−. 文. 献. [1] ITRS2001 Web site, http://public.itrs.net/ ,お よ び International Technology Roadmap for Semiconductors (2001 Edition), 発行 JEITA . [2] Internatio nal Technology Roadmap for Semiconductors (1999 Edition), 発行 JEITA . [3] STRJ(半 導 体 技 術 ロ ー ド マ ッ プ 専 門 委 員 会 ) ワ ー ク ショップ, 1/15-16, 2002. [4] 吉 見 信 , “ 国 際 半 導 体 ロ ー ド マ ッ プ (ITRS2001) 報 告”, JEITA Review, vol.3, No.5, 2002 (刊行予定). [5] R. Dennard et. A l.; “Design of Ion-Implanted MOSFETS with Very Small Physical Dimensions”, IEEE, J. Solid State Circuits., SC-9, pp.256, 1974..

(3) 社団法人 電子情報通信学会 THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS. 信学技報 TECHNICAL REPORT OF IEICE. Technology Node Timing. International Technology Roadmap for Semiconductors. Volume of Production (Parts/Month). 100M. 2001. 半 導 体 技 術 ロ ー ド マ ッ プ 専 門 委 員 会 (STRJ). Development. Technology Node Definition. 1M 100K. Alpha Tool. Beta Tool. Production Tool. 10K. Top - R u n n e r C o m p a n y Production Followed by Succeeding Companies within Three Months. Conf. Papers. 1K. -24. (1). Production. 10M. -1 2. Months. 0. 12. 24. (4). ITRS の 変 遷. Technology Node 国際版. 米国 国内版 1991 Micro Tech 2000 Workshop Report. (n m ). http://public.itrs .net 2000 I T R S Update. 1 9 9 2N T R S 1999 ITRS 1 9 9 4N T R S. 1 9 9 7N T R S. 1998 世界半導体会議 日 米 トップ ミーティング. 2 0 0 1版. 1 9 9 9版. 2001 I T R S. 1998 I T R S Update. (2). 100. 130 x 0.7. 91. 90. 70. 90 x 0.7. 64. 65. 50. 65 x 0.7. 45. 45. 35. 45 x 0.7. 31. 32. 25. 32 x 0.7. 22. 22. (5). ITRS の ミッション IRC •各 国 間 調 整. SIA. near & long terms. TSIA. Poly. Pitch. Pitch. DRAM. MPU/ASIC. etc. TWG. KSIA. Metal. in. TWG. ESIA. •方 針 •目 標 •ス ケ ジ ュ ー ル •I T W G 間 調 整. Technology Needs Potential Solutions. TWG. JEITA （S T R J ). Half Pitch. TWG. ITWG ITWG. FEP Test Design. TWG. (3). (6). −57−.

(4) 社団法人 電子情報通信学会 THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS. 信学技報 TECHNICAL REPORT OF IEICE. Half Pitch. T r e n d o f M O S F E T s f o r SoC Node. Technology Node - DRAM Half - Pitch (nm). 1000. 350nm 250 nm 180nm 130 nm 100nm. D R A M ½ Pitch M P U / A S I C ½ Pitch. 2 -y e a r C y c l e 1 5 0 nm. 2 -year Cycle 100. Core. 9 0 nm. Core. I/O. 3 -y e a r C y c l e. I/O. 2 2 nm 10. 1995. 1998. 2001. 2004. 2007. Year of Production. 2010. 2013. UHP. 10n∼. HP. HP. 1n -10n. Core. Core. Core. 100p - 1n. LP. MOSFET. 1 3 0 nm. UHP HP. I/O. LP. LP. 1p - 10p. ULP. ULP. 0.1p - 1p. I/O. I/O. Analog Analog Analog. Number of gate ox.. 2016. (7). 1. 2. 2. 2-3. 3. Ioff(A/µ m) @ RT. (10). Logic Roadmap の 特 徴 - 1. Logic Roadmap の 特 徴 - 2. 1. MPUの Ph. Gate Length の 加 速. 2. ASIC-LPを用途別に２つに分離 (1999) (2001) High Perform. HP LOP : Low Operation Power Low Power LSTP: Low Standby Power. ４ 年 加 速 @2001 (1999年 版 ) 65nm@2005. (2001年 版 ) 65nm@2001. 3. FeRAMの Roadmapを 新 規 に 追 加. TNサ イ ク ル の 加 速 (2001年 版 ) (1999年 版 ) 0.7× / ２年サイクル × ３年サイクル 0.7 /. 4. Emerging Research Devices を 調 査 し 新 規 に 追 加. (2001 - 2005の 期 間 ). (8). (11). Accelerated GL Scaling in 2001 ITRS. ASIC Approach: 分 類 と 用 途. g. Low Power：携 帯 用. HP (=MPU). LOP. LSTP. デスクトップ. ノートPC. モバイル. L g , ’99 ITRS. 30. High speed Performance High Performance Low Power. L g , ’01 ITRS. Ultra Low Power. 10. バッテリ容量からのニーズに基 づ く. (9). (12). −58−.

(5) 社団法人 電子情報通信学会 THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS. 信学技報 TECHNICAL REPORT OF IEICE. ASIC Approach: S/Dリ ー ク 電 流 (Ioff). Jgleak – T eq.ph.ox. LSTP. デスクトップ. ノートPC. モバイル. ,. @Vdd ◇ @1V. 1 .E + 0 3. 1E2. 1 .E + 0 2. LOP: ▲. 1 .E + 0 1. 1E0. 1 .E + 0 0. ,. @Vdd △ @1V. LSTP: ■. 1 .E - 0 1. 1E-2. 1 .E - 0 2. SiO N. ,. @V dd □ @1V. O3. 1pA/um. HP: ◆. 1 .E + 0 4. a2. 100pA/um. 1 .E + 0 5. 1E4. L. Ioff @2001: 0.01uA/um. =1V. 1 .E + 0 6. Gate leakage current (A/cm 2). HP (=MPU). LOP. @V dd. 1E6. Low Power：携 帯 用. 1 .E - 0 3. SiO. 1E-4. 1 .E - 0 4. 2. Zr. 1 .E - 0 5. 1E-6. 1 .E - 0 6 1 .E - 0 7. O2. HfO 2. HP;High perf. LOP;Low Op. Power LSTP; Low Stn ’d-by Power. 1 .E - 0 8. 1E-8. 1 .E - 0 9. プラパッケージでの許容消費電 力 100∼ 200mWに 対 応  . 0. 0.5. 0. 1. 1.5. 1. 2. 2.5. 2. 3. 3.5. 3. Equivalent physical oxide thickness (nm). (13). (16). ASIC-LP. ASIC Approach: Ioff と Ig ASIC-LOP. CV/I growth rateを 17%/年 で 維 持. Ioffの 取 扱 い. ASIC-LSTP. HP: ３倍 /年 で 増 加 LOP: ３倍 /３年で増加 LSTP: 1pA/umで 維 持 (2007 以降３倍 /３年で増加 ) Ig(ゲ ー トリーク)の 取 扱 い Ig max = Ioff と仮定. LOP,LSTPの Ph. GLは HPの ２ 年 遅 れ. Near Term Long Term Calendar Year 2001 2002 2003 2004 2005 2006 2007 2010 2013 2016 Technology Node 130nm 90nm 65nm 45nm 32nm 22nm Ph. GL (nm) 90 80 65 53 45 37 32 22 16 11 EOT (nm) 2.0-2.4 1.8-2.2 1.6-2.0 1.4-1.8 1.2-1.6 1.1-1.5 1.0-1.4 0.8-1.2 0.7-1.1 0.6-1.0 El.Thick.Adj.Factor 0.8 0.8 0.8 0.8 0.8 0.8 0.5 0.5 0.5 0.5 Vdd (V) 1.2 1.2 1.1 1.1 1 1 0.9 0.8 0.7 0.6 Ioff (pA/um) 100 100 100 300 300 300 700 1000 3000 10000 Ion (uA/um) 600 600 600 600 600 600 700 700 800 900 Tech. Improvement 0 0 0 0 0 0 0 10% 30% 70% CV/I (ps) 2.55 2.45 2.02 1.84 1.58 1.41 1.14 0.85 0.56 0.35 Device Performance 1 . 0 1.0 1.3 1.4 1.6 1.8 2.2 3.0 4.6 7.2 Ph. GL (nm) 90 80 65 53 45 37 32 22 16 11 EOT (nm) 2.4-2.8 2.2-2.6 2.0-2.4 1.8-2.2 1.6-2.0 1.4-1.8 1.2-1.6 0.9-1.3 0.8-1.2 0.7-1.1 El.Thick.Adj.Factor 0.8 0.8 0.8 0.8 0.8 0.8 0.5 0.5 0.5 0.5 Vdd (V) 1.2 1.2 1.2 1.2 1.2 1.2 1.1 1 0.9 0.9 Ioff (pA/um) 1 1 1 1 1 1 1 3 7 10 Ion (uA/um) 300 300 400 400 400 400 500 500 600 700 Tech. Improvement 0 0 0 0 0 0 0 10% 30% 50% CV/I (ps) 4.61 4.41 2.96 2.68 2.51 2.32 1.81 1.43 0.91 0.66 Device Performance 1 . 0 1.0 1.6 1.7 1.8 2.0 2.6 3.2 5.1 7.0. ★ CV/I Growth rateは 14%/年. HPと 同 等 の 技 術 を 適 用 (ゲ ー ト 膜 を 除 く). High-k が 必 要 (LSTP). (14). (17). ASIC-HP. nMOS Ion : 1999年 版 と の 比 較. ☆ CV/I Growth rate 17%/年 を 維 持. Near Term Long Term Calendar Year 2001 2002 2003 2004 2005 2006 2007 2010 2013 2016 Technology Node 130nm 90nm 65nm 45nm 32nm 22nm 65 53 45 37 32 28 25 18 13 9 Ph. GL (nm) 1.3-1.6 1.2-1.5 1.1-1.6 0.9-1.4 0.8-1.3 0.7-1.2 0.6-1.1 0.5-0.8 0.4-0.6 0.4-0.5 EOT (nm) 0.8 0.8 0.8 0.8 0.8 0.8 0.5 0.5 0.5 0.5 El.Thick.Adj. Factor 2.3 2.1 2.0 2.0 1.9 1.9 1.4 1.2 1.0 0.9 Tox ele. Eq. (nm) 1.2 1.1 1.0 1.0 0.9 0.9 0.7 0.6 0.5 0.4 Vdd (V) 0.01 0.03 0.07 0.1 0.3 0.7 1 3 7 10 Ioff (uA/um) 900 900 900 900 900 900 900 1200 1500 1500 Ion (uA/um) 0 0 0 0 0 0 0 30% 70% 100% Tech.Improvement 1.65 1.35 1.13 0.99 0.83 0.76 0.68 0.39 0.22 0.15 CV/I (ps) 1.2 1.5 1.6 2.0 2.1 2.5 4.3 7.2 10.7 Device Performance 1.0. 適 用 技 術 ： Gate 材 料 Subthresh. 傾 き Tech. Improv.. 85. nMOS Ion (uA/um). Si. 1600. Metal gate 80. 75. 1200. ●. ●. ●. 2001 LOP. 1000 ●. ●. ●. ●. ●. ●. ●. 1999 HP. 800. ■ ■. ■. 600. ■. ■. ■. ▲. ▲. ▲. ■. ■. ■. ▲. ▲. ▲. ■. ▲ ▲. ▲. 400 200. ▲. 2001 LSTP. 1999 LP. 0 01 02 03 04 05 06 07 08 09 10 11 12 13 14 15 16. EOTの 赤 は SiONの 膜 厚 制 御 ・ 信 頼 性 に 課 題. (15). 2001 HP 1400. (Year). (18). −59−.

(6) 社団法人 電子情報通信学会 THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS. 信学技報 TECHNICAL REPORT OF IEICE. Emerging Research Technologies. ASIC-HP技 術 ロードマップ. N o n -C l a s s i c a l C M O S. 極 薄 膜SOI. 技術項目. バンドエンジニアリング. Fin FET. 縦型. 単位. 2001. 2002. 2003. 2004. 2007. 2010. 2016. テクノロジノード (D R A M ハ ー フ ピ ッ チ ). (n m ). 130. 115. 100. 90. 65. 45. 22. ゲート長. (n m ) (n m ). 90 65. 75 53. 65 45. 53 37. 35 25. 25 18. 13 9 0.4 - 0.5. レジスト寸法 エッチ後寸法. ゲ ー ト 絶 縁 膜 厚 (E O T ) (n m ). ダブルゲート. 1.3 - 1.6. 1.2 -1.5. 1.1 - 1.6. 0.9 - 1.4. 0.6 - 1.1. 0.5 -0.8. 電源電圧. (V ). 1.2. 1.1. 1.0. 1.0. 0.7. 0.6. 0.4. 層間絶縁膜比誘電率. (ｋ). ＜ 2 .7. ＜ 2 .7. ＜ 2 .7. ＜ 2.1. ＜ 1.9. ＜ 1.6. 8. 8. 8. 9. 10. 10. 11. Ｓ ｏ Ｃ 素 子 数 (Ｍ T r ). (/ c h i p ). 714. 899. 810. 1020. 2041. 4081. 16326. クロック周波数. (GHz). 1.684. 2.317. 3.088. 3.990. 6.739. 11.511. 28.751. (W ). 61/130. 75/140. 81/150. 85/160. Near Future. Memory Devices. ＜ 2 .4. Gate. 配線層数. WORD. Engineeredbarrier W memorynode + n. n+. R BIT. Si. DRAM. 磁気 RAM. 相変化. 2002. ~2004. ~2004. ナノ浮遊 ゲート >2005. 消 費 電 力 (H S 無 / 有 ). 分子. 単電子／ 少数電子 >2007. >2010. (19). 無色：解決策存在. 黄：解決策検討中. 赤：解決策は現状未知. (22). FeRAM. Effective Dielectric Constant ( L o w -k) Capacitor Structure. 1.00E+06. 64G. DRAM. 1.00E+05 1.00E+04. 104/190 120/218 158/288. 512 M. 1.00E+02. 1.00E+00. Ferro. Film Plate. FeRAM. 1.00E+01 1M. 1.00E -01 2000. Planar 2005. T. Node (nm). 2010. Plate. Storage Node. 16G. 1.00E+03. 2015. Plate. Plug. Plug. Stack. 3D. 2002. 2003. 2004. 2005. 2006. 2007. 2010. 2013. 115. 100. 90. 80. 70. 65. 45. 32. 22. 4G. 8G. 32G. 64G. 2G. 1M. 4M. 16M. 64M. 64M. 128M. 256M. 1G. 4G. 16G. Access time (ns). 80. 65. 55. 40. 30. 30. 20. 16. 12. 10. planar. planar. stack. stack. stack. stack. 3D. 3D. 3D. 3D. 2T2C. 1T1C. 1T1C. 1T1C. 1T1C. 1T1C. 1T1C. 1T1C. 1T1C. 1T1C. T2C or 1T1C. 2003. 2004. 2005. 2006. 2007. 2008. 2010. 115. 100. 90. 80. 70. 65. 70. 45. 2011. 2013. 2014. 2016. 32. 22. 2.7 – 3.5. 2.7 – 3.5. 2.2 – 2.7. 2.2 – 2.7. 1.6 – 2.2. 4.1. 3.0–4.1. 3.0–4.1. 3.0–4.1. 2.5–3.0. 1.5. <1.5. 2.5–3.0. <1.5. 2.0–2.5. 2.0–2.3. 2016. FeRAM (bit). Capacitor. MPU DRAM. k. 130. 1G. 2002. 130. 1 9 9 9年 版. 2020. 512M. 2001. S. Node. 2001. DRAM (bit). Year T. Node (nm). S. Node. (20). 2 0 0 1年 版 k. MPU/ASIC DRAM. <2.7. <2.7. <2.7. <2.4. <2.4. <2.4. <2.1. <1.9. 4.1. 3.0–4.1. 3.0–4.1. 3.0–4.1. 3.0-4.1. 2.6–3.1. 2.6–3.1. 2.3–2.7. <1.7. <1.6. 2.3–2.7. (23). まとめ. Interconnect Grand Challenges ■  D R A M. Near Term (2001 -2007) Enhancing Performance ■. ■. ■  M P U.  I n t r o d u c t i o n o f N e w M a t e r i a l s : ●. / A S I C -H P h a l f p i t c h. • 2 年 サ イ ク ル で 微 細 化 進 み 、2 0 0 4 年 以 降 は D R A M と 同 じ 。. High Conductivity and High k Dielectric. ■  M P U.  I n t e g r a t i o n o f N e w P r o c e s s e s a n d Structures : ●. half pitch. • 2 0 0 1 年 以 降 3 年 サ イ ク ル (9 0 n m @ 2 0 0 4 , 6 5 n m @ 2 0 0 7 , 3 2 n m @ 2 0 1 0). / A S I C -H P のゲート長. • 2 0 0 5 年 ま で 2 年 サ イ ク ル で 微 細 化 、 以 降 は 3 年 サ イ ク ル 。A S I C- L Pは M P U の ２ 年 遅 れ 。 ■  H i g h -k. High Complexity. • L S T P 用 に 2 0 0 5 年 、M P U / H P 用 に 2 0 0 7 年 よ り 導 入 の 必 要. Long Term (2008 -2016). ■  L o w -kは. Enhancing Performance ■ Identify Solutions which address Global Wiring Scaling:. ■  E m e r g i n g. ● ●. 減速 Research Devices. • N o n- C l a s s i c a l C M O S 、新 メ モ リ デ バ イ ス 、 新 ロ ジ ッ ク デ バ イ ス 、 新 ア ー キ テ ク チ ャ を 提 案. Beyond Copper and Low k. ■  光リソは. Material Innovation to accelerate Design, Package and Interconnect. 6 5 nm ま で 延 命. •そ の 後 は コ ン セ ン サ ス に 至 ら ず. (21). (24). −60−. 2.1.

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