カレントコンベアを用いた電流モード A/D変換器 利用統計を見る
8
0
0
全文
(2) 平成24年（2012年）度. 山梨大学教育人間科学部紀要. 1，2, （L）! ,U EL ＝ （L）< ,U 0，2, （L＝1， 2， 3Q）. 第14巻. （2）. （L）は, （1）＝,Dで始ま ここで ,U は基準電流、, る L 番目のアナログ電流シーケンスである。た だし、,D は０から ,U の範囲の入力アナログ電 流である。ディジタル出力 ELは、式 （2） に示すよ うに 2 倍された入力電流2, （L）と ,U を比較して 決定される。2, （L）の方が ,U よりも大きければ EL は1を、逆に2, （L）の方が小さければ EL は0を 出力する。結果として、 ディジタル出力 ELが1の とき （ , L＋1） ＝2, （L）−,Uとなる。また、ELが0 の場合は （ , L＋1）＝2, （L）となる。以上の過程に. 図１．電流モード 1 ビット $' 変換器. よって 1ビットの $'変換が完了する。 図１は電流モード 1 ビット A/D 変換器の回 路構成である。この回路は CCII、電流コンパ レータ、アナログ・スイッチによって構成される。 CCII は電流を 2 倍増幅するように構成されて いる。CCII によって, （L）は2倍され、2Z1、2Z2 端子からそれぞれ電流2, （L）が出力される。電流 コンパレータは、2, （L）と ,U を比較し、2, （L）が ,Uより大きければ EL＝1 を、,Uより小さければ EL＝0 を出力する。 EL＝1のとき、スイッチ ML. 図２．Qビットパイプライン $' 変換器の構成. がオンとなり、 （ , L＋1）＝2, （L）−,Uとなる。逆に、 EL＝0のときスイッチ MLはオフとなり、（ , L＋1） ＝2, （L）となる。結果として、式 （1）のアルゴリズ ムが実行され、1 ビットの A/D 変換が完了する。 1-bit 量子化器（QTIZR）を図２のように n 段 縦続接続することによって n ビットのパイプ ライン A/D 変換器を構成することができる。 1-bit QTIZRは、基本的に図１の１ビット A/D 変換器の構成となる。１ビット A/D 変換過程 を n 回繰り返すことによって、入力アナログ電 流 ,D が n ビットのディジタル値 E1E2…EQ に 変換される。ただし、E1 が最上位ビット （MSB）、 EQ が最下位ビット （LSB）である。図２はウェー ブ・パイプライン方式の A/D 変換器であり、各 段に S/H 回路を必要としない（8）。この方式では、 １段の A/D 変換が終了後、次の段の変換が始ま. 図３．Q ビット $' 変換器の変換時間. る。n ビット A/D 変換の変換時間を図３に示す。 n 段分の変換時間が n ビット A/D 変換器全体の変換時間となる。 ─44─.
(3) カレントコンベアを用いた電流モード$'変換器. （小川）. 図１の回路では入力電流 （ , L）と出力電流 （ , L ＋1）の向きが異なっている。そのため、nビッ トA/D変換器において、図１の回路は偶数段の 1-bit QTIZR としてのみ用いられる。奇数段用 の 1bit QTIZR の構成を図４に示す。電流比較 動作を行うコンパレータには、回路から流れ出す 向きの 2, （L）と ,U を比較する奇数段用と、回路 に流れ込む向きの 2, （L） と ,U を比較する偶数段 用の 2 種類の構成が必要となる。 図４．奇数段の 1 ビット $' 変換器. ３．誤差解析. ここで提案した電流モード A/D 変換器の誤差要因は、主に、CCII のオフセット電流と電流利得誤 差である。 CCII のオフセット電流誤差を ,RV とすると変換アルゴリズムは次式のようになる。 ,. （L＋1） ＝2,. （L） −EL,U＋,RV. （3）. ,RVによって誤差電流はビットパターンには関係なく累積され、非直線性誤差の原因となる。,RVによっ て、nビット変換で生じる非直線性誤差が、1 LSB以下となる条件は次式で与えられる。 （2Q−1−1） │,RV│< ,U. （4） （9）. ただし、この場合、,D＝,U/2 のときに非直線性誤差が最大となる. 。8 ビットの変換を行う場合、基. 準電流 ,Uを128ƫA とすれば、,RV は 1ƫA 以下でなければならない。 また、CCII の電流利得誤差をδ とすると、変換アルゴリズムは次式のように表される。 ,. （L＋1） ＝ （2−δ ） ,. （L） −EL,U. （5）. δ によってビットパターンに依存した非直線性誤差が生じる。δ によって n ビット変換で生じる非直 線性誤差が 1 LSB 以下となる条件は次式で与えられる。 Q−1 1−δ（2−δ ） >0 2 （1−δ ）. （6）. δ は 0.8% ただし、この場合、,D＝,Uのときに非直線性誤差が最大となる。8 ビットの変換を行う場合、 以下でなければならない。 ４．実際の回路構成 電流モード A/D 変換器の主な構成要素は CCII を用いた電流 2 倍回路と、電流比較動作を行う電 流コンパレータである。ここでは、それらの実際の回路構成について述べる。 4．1 CCII を用いた電流 2 倍回路 CCII を用いた電流 2 倍回路の構成を図５に示す。ここで、端子 X が電流入力端子、端子2Z1、2Z2 が電流出力端子である。負帰還構成にすることによって X 端子の入力インピーダンスを下げること ができる。点線で囲まれた部分が位相補償回路である。位相補償回路に理想バッファを用いた構成を 図５（D）に、位相補償回路にトランジスタを用いた構成を図５（E）に示す。しかし、この回路は負帰還構 ─45─.
(4) 平成24年（2012年）度. 山梨大学教育人間科学部紀要. 第14巻. 成に加え、位相補償回路を用いているため、 応答速度の低下は避けられない。電流モー ド A/D 変換器の変換時間は、 （電流 2 倍回 路のセトリング時間）＋ （電流コンパレータ の応答時間）によって決定される。従って、 より高速な A/D 変換器を実現するために は、さらに応答時間の速い電流 2 倍回路が 必要となる。 図５よりも高速化が期待できる電流 2 倍回路の構成を図６に示す。低入力イン. （a）位相補償回路に理想バッファを用いた場合. ピーダンス化のためにオペアンプを用い た構成となっている。ただし、入力電流の 向きが一方向に限られるため、この回路は 奇数段の QTIZR にのみ適用できる。偶数 段の QTIZR には、逆方向の電流を扱うこ とのできるように NMOS トランジスタと PMOS トランジスタを入れ替えた回路構 成が必要となる。 （b）位相補償回路をトランジスタで構成した場合. 4．2 電流コンパレータ 電流コンパレータは電流 2 倍回路から. 図５．CCII を用いた電流 2 倍回路の構成. 出力される 2 倍電流と基準電流を比較し どちらが大きいかを判定するために用いられる。偶数 段の電流コンパレータの構成を図７（a）に、奇数段の 電流コンパレータの構成を図７（b）に、増幅段の構成 を図７ （c）に示す。入力電流を2, （L）、基準電流を ,U 、 コンパレータの出力を EL としている。2, （L）と ,U の 電流の差を増幅し. RXW、RXW. を出力する。RXW、RXWは図. ７（F）の増幅段でほぼ電源電圧までの振幅まで増幅さ れ、ディジタル値 ELとして出力される。電流入力段に 増幅器（OPA）を用いることによって低入力インピー ダンス構成となっている。 ５．シミュレーション結果 5．1 CCII を用いた電流 2 倍回路 図５の CCII の基本特性を、0.35ƫm CMOS プロセ スパラメータを用い回路シミュレータ HSPICE でシ. 図６．電流 2 倍回路の構成. ミュレーションした。ただし、電源電圧 9''＝−966 ＝1.65V とした。トランジスタサイズを表１に示す。 図８（D） にこの CCII の直流 9;−9< 特性を示す。傾きは 1.000、オフセット電圧は 5.3ƫV となってお り、理想に近い結果が得られている。図８ （E） に ,;−,= 特性を示す。傾きは 1.9997 である。図８ （D） 、 （E）は、この CCII が優れた直流特性を持つことを示している。図５ （D） の X 端子に 64ƫA 振幅のパル ─46─.
(5) カレントコンベアを用いた電流モード$'変換器. （小川）. （a）偶数段用電流コンパレータ. （b）奇数段用電流コンパレータ. （c）増幅段 図７．電流コンパレータの構成 ス電流を入力したときの電流過渡応答を図９ （D） に示す。,= の 0.8%セトリング時間は 15.6ns となっ ている。図９（E）に、図５ （E）の電流過渡応答を示す。,= の 0.8%セトリング時間は 26.0ns となって いる。同様に電源電圧 9''＝−966＝1.65Vとして図６の回路をシミュレーションした。トランジス タサイズを表２に示す。図10に、CCII の X 端子に振幅 64ƫA のパルス電流を入力したときの過渡応 答を示す。,= の 0.8%セトリング時間は 7.3ns である。 提案回路の特性と比較するために、従来の電流モード A/D 変換器（7）について同様にシミュレーショ ンを行った。図11に、64ƫA のパルス電流を入力したときの過渡応答を示す。入力電流の立ち上が ─47─.
(6) 平成24年（2012年）度. 山梨大学教育人間科学部紀要. り時、0.8%セトリング時間は 11ns である。し. 第14巻. 表１．図５の回路のトランジスタサイズ. かし、立ち下り時は、応答が非常に遅くなる。こ. 7UDQVLVWRU. / （ƫP）. : （ƫP）. 0Q1−4. 24. 36. 0Q5−13. 09. 43. ントミラー構成となっている。そのため、9''＝. 0Q14−15. 12. 48. −966＝1.65Vの電源電圧では、電流が大きくなる. 0S1−4. 24. 72. 0S5−13. 09. 90. 0S14. 12. 120. の回路の直流特性を図12に示す。この特性から、 この回路の電流利得は 1.9986、オフセット電流 は 10.28pA となった。しかし、この回路は、トラ ンジスタを 2 段縦積みにしたカスコード・カレ. とすべてのトランジスタの飽和領域での動作が維 持できなくなり、出力電流が飽和する。結果とし. 1026. 3026. て、応答速度と精度の点から、従来構成を、低電圧 駆動の A/D 変換器に用いることは難しい。それ. （a）VX −VY 特性. （b）IX −I2Z 特性 図８．&&,,の直流特性. （a）図５ （a）. 図５ （b） 図９．&&,,の過渡応答. に対し、ここで提案した図５、図６の回路構成はこの 電源電圧で十分動作し、8 ビットの A/D 変換精度が 得られる。図６の構成を用いることによって、応答時 間が図５の構成の 1/4∼1/3 程度まで短くなり、高速 化できる。 ─48─. 表２．図６の回路のトランジスタサイズ 7UDQVLVWRU. / （ƫP） : （ƫP）. 1026. 0Q13. 12. 36. 3026. 0S16. 12. 72.
(7) カレントコンベアを用いた電流モード$'変換器. （小川）. 5．2 電流コンパレータ 電流コンパレータの特性を HSPICE でシミュ レーションした。ただし、9''＝−966＝1.65V としている。偶数段のコンパレータのトランジ スタサイズを表3 （D）に、奇数段のコンパレータの トランジスタサイズを表３（E）に示す。電流コン パレータのオフセット電流は4nAとなる。, （L） として振幅128ƫAの電流パルス信号を入力した ときの過渡応答波形を図13に示す。ここで、9EL はコンパレータの出力電圧である。, （L）に対す. 図10．電流 2 倍回路の過渡応答. る 9ELの応答時間は 6.0ns となる。奇数段のコ ンパレータの応答時間も同様に 6.0ns である。. これらの結果から、提案した電流コンパレータは高速で正確な電流比較動作ができることが確認でき た。. 図12．従来の電流 2 倍回路の直流特性. 図11．従来の電流 2 倍回路の過渡応答. 表３．トランジスタサイズ （a）偶数段のコンパレータ 7UDQVLVWRU 1026. 3026. （b）奇数段のコンパレータ. / （ƫP） : （ƫP）. 0Q1−4，0Q10−12. 12. 36. 0Q20−24. 12. 18. 0S1−8，0S10. 12. 72. 0S9. 12. 150. 0S20−24. 12. 18. 7UDQVLVWRU. 1026. 3026. ─49─. / （ƫP） : （ƫP）. 0Q1−8，0Q10. 12. 12. 0Q9. 12. 72. 0Q20−24. 12. 18. 0S1−4，0S10−13. 12. 72. 0S20−24. 12. 90.
(8) 平成24年（2012年）度. 山梨大学教育人間科学部紀要. 第14巻. 5．3 変換速度 換器の変換速度は、図５の電流 2 倍回路を用い た場合 31Msps（sample per second） 、 図６の電 流 2 倍回路を用いた場合、75Msps となる。. , L） （ （ȝA）. シミュレーション結果から、8 ビット A/D 変. ６．おわりに CCII を用いた電流モード A/D 変換器を提 案した。A/D 変換器は電流 2 倍回路と電流コ ンパレータによって構成され、S/H 回路を必要 としない。ここで提案した電流 2 倍回路は、従. 図13．偶数段のコンパレータの過渡応答. 来のカレントミラーを用いた電流 2 倍回路と 比較して、低電圧で正確な電流 2 倍動作が可能となる。0.35ƫm CMOS プロセスパラメータを用い、 HSPICE によって電流 2 倍回路と電流コンパレータの特性を評価した。高速の電流 2 倍回路を用い た場合、8 ビット A/D 変換器の変換速度は 75Msps となる。ここで提案した電流モード A/D 変換器 は、回路の構成が簡単で、電源電圧±1.65V で高い変換速度が得られるため、アナログ・ディジタル混 載大規模集積回路 （LSI） への搭載に有用である。 参考文献 （1） & 7RXPD]RX - % +XJKHV DQG 1 & %DWWHUVE\ 6ZLWFKHG &XUUHQWV $Q $QDORXJH 7HFKQLTXH IRU 'LJLWDO 7HFKQRORJ\ 3HWHU3HUHJULQXV/RQGRQ1993 （2） & 7RXPD]RX ) - /LGHJ\ DQG ' * +DLJK $QDORXJH ,& 'HVLJQ WKH &XUUHQW0RGH $SSURDFK 3HWHU 3HUHJULQXV/RQGRQ1990 （3） ' 1DLP $ 6DODPD &XUUHQW 0RGH $OJRULWKPLF $QDORJWR'LJLWDO &RQYHUWHUV ,((( 7UDQVDFWLRQV RQ &LUFXLWV DQG6\VWHPV9RO25SS99710041990 （4） &KXQJ<X :X &KLK&KHQJ &KHQ -\K-HU &KR $ &026 7UDQVLVWRU2QO\ 8E 450VV 3LSHOLQHG $QDORJWR 'LJLWDO &RQYHUWHU XVLQJ )XOO\'LIIHUHQWLDO &XUUHQW0RGH &LUFXLW 7HFKQLTXHV ,((( - 6ROLG6WDWH &LUFXLWV 9RO 301R5SS5525321995 （5） .:DZU\Q56XV]\VNLDQG%6WU]HV]HZVNL 6LJQDO3URFHVVLQJ%XLOGLQJ%ORFNVIRU3LSHOLQHG$'&RQYHUWHU 3URFHHGLQJVRIWKH11WK,(((,QWHUQDWLRQDO&RQIHUHQFHRQ(OHFWURQLFV&LUFXLWVDQG6\VWHPV2004SS258261 2004 （6） &KXQJ<X :X <X<HH /LRZ +LJKVSHHG &026 FXUUHQWPRGH ZDYHSLSHOLQHG DQDORJWRGLJLWDO FRQYHUWHU 3URFHHGLQJVRIWKH7WK,(((,QWHUQDWLRQDO&RQIHUHQFHRQ(OHFWURQLFV&LUFXLWVDQG6\VWHPV20009RO2SS907 9102000 （7） * *LXVWROLVL * 3DRXPER DQG 6 3HQQLVL 5HVROXWLRQ RI D &XUUHQW0RGH $OJRULWKPLF $QDORJWR'LJLWDO &RQYHUWHU ,(((7UDQVDFWLRQVRQ&LUFXLWVDQG6\VWHPV9RO491R10SS148014862002 （8） &KXQJ<X :X <X<HH /LRZ 1HZ &XUUHQW0RGH :DYH3LSHOLQHG $UFKLWHFWXUHV IRU +LJK6SHHG $QDORJWR GLJLWDO&RQYHUWHUV ,(((WUDQVSS2537-DQXDU\2004 （9） 6 2JDZD DQG . :DWDQDEH $ +LJK 6SHHG 6ZLWFKHG&DSDFLWRU $QDORJWR'LJLWDO &RQYHUWHU 8VLQJ 8QLW\*DLQ %XIIHUV 3URFHHGLQJVRI-7&&6&&1992SS78831992. ─50─.
(9)
関連したドキュメント
①物流品質を向上させたい ②冷蔵・冷凍の温度管理を徹底したい ③低コストの物流センターを使用したい ④24時間365日対応の運用したい
（注）本報告書に掲載している数値は端数を四捨五入しているため、表中の数値の合計が表に示されている合計
携帯電話の SMS（ショートメッセージサービス：電話番号を用い
環境への影響を最小にし、持続可能な発展に貢
・カメラには、日付 / 時刻などの設定を保持するためのリチ ウム充電池が内蔵されています。カメラにバッテリーを入
賠償請求が認められている︒ 強姦罪の改正をめぐる状況について顕著な変化はない︒
一︑意見の自由は︑公務員に保障される︒ ントを受けたことまたはそれを拒絶したこと
（注）本報告書に掲載している数値は端数を四捨五入しているため、表中の数値の合計が表に示されている合計
