ザイリンクス WP389 : 28nm プロセスを採用した 7 シリーズ FPGA で消費電力を削減

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このホワイトペーパーでは、 TSMC 28nm high-k ^{メタ} ルゲート (HKMG) ^{、高性能、低消費電力} (28nm HPL ^または 28 HPL) プロセスの選択を含め、ザイリンクス 28nm 7 ^{シリーズ} FPGA の消費電力に関する事項についてさまざまな観点で論じます。

28 HPL プロセスによって得られる消費電力の利点やザイリンクス製品すべてがもたらす有用性だけでなく、革新的なアーキテクチャやスタティック電力、ダイナミッ

ク電力、および I/O 電力を削減するための機能についても説明しています。

ホワイトペーパー : 7 ^{シリーズ} FPGA

WP389 (v1.1) 2011 ^年 6 ^月 13 ^日

28nm プロセスを採用した

7 ^{シリーズ} FPGA ^{で消費電力を削減}

著者 : Jameel Hussein、Matt Klein、Michael Hart

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はじめに

FPGA ^{の消費電力は} FPGA 選定における重要な要素となっています。絶対的な消費電力、使用可能なパフォーマンス、バッテリー寿命、熱課題、あるいは信頼性のどれを考慮して選択する場合でも、その中心であるのが消費電力です。ザイリンクスは、これまで何年にもわたって消費電力削減に注力しており、 Virtex®-4 FPGA の開発ではトリプルオキサイドを使用することで、スタティック電力の飛躍的な削減に成功しました。さらに、Virtex-4 ^{デバイスでは、}FPGA のスタティック電力の温度変動をモデル化して提供しています (WP221 『スタティック電力および現実的なジャンクション温度解析の重要性』を参照)。ザイリンクスは、プロセスの変更や改善、アーキテクチャの変更、電圧スケーリング製品、ソフトウェアでの消費電力最適化など、さまざま消費電力削減方法についての検討と実装を継続的に行っています。

ザイリンクスの 7 シリーズ FPGA (Artix™-7、Kintex™-7、および Virtex-7) では、スタティック電力、

ダイナミック電力、I/O 電力に対する電力削減方法の効果がすべて評価されています。また、新しいテクノロジの導入、製品化までの時間、パフォーマンス、ソフトウェア、ダイ面積への影響などのリスクおよびそのコストについての追加調査も実施しています。このホワイトペーパーでは、ザイリンクスの最新 28nm 7 シリーズ FPGA の消費電力に関わる事項についてさまざまな観点で論じると共に、28 HPL プロセスの選択、すべてのザイリンクス製品における消費電力と有用性の利点、スタティック電力、ダイナミック電力、I/O 電力を削減するための革新的なアーキテクチャや機能についても説明していきます。

適切なプロセス技術の選択

ザイリンクスでは、各プロセスノードにおける製品リリースに先立って、革新的なプロセス技術の調査やさまざまなオプションをどのように FPGA アーキテクチャで適合させるかの決定までに数年をかけています。そして、その調査ではパフォーマンス、消費電力、製造の容易さに重点を置いています。

TSMC は 28nm に対して、28 LP、28 HP、28 HPL の 3 つのプロセスを提供しています。ザイリンクス 7 シリーズ FPGA での最適な選択は 28 HPL プロセスで、消費電力とパフォーマンスが重要な決定要素となりました (ザイリンクスプレスリリース、「ザイリンクス、高性能かつ低消費電力の 28nm プロセスを採用」を参照)。

ザイリンクスは、7 シリーズ FPGA の製品決定段階で実現可能なあらゆる 28nm プロセス技術について検討しました。そして非常に早い段階で、FPGAアプリケーションにおける HKMG トランジスタ技術の優位性を認識し、ファウンドリパートナーと密接に協力して、この技術の確立と開発を行いました。

HKMG ^は (40nm ^{および従来の} Poly/SiON (ポリシリコン/^{シリコン}オキシナイトライド)^{と比較して}) ^パフォーマンスの飛躍的な向上を可能とし、高性能で低価格な FPGA を実現する統一アーキテクチャを採用する機会を生み出しました。低消費電力のためのパフォーマンスに関するいくつかのトレードオフにより、他社 40nm 製品において報告されているスタティック電力の問題を軽減しています。

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適切なプロセス技術の選択

統一アーキテクチャ

7 ^{シリーズ} FPGA における統一アーキテクチャは、高性能な領域を備えつつ、飛躍的な消費電力削減を可能とする 28 HPL プロセスをベースとしています。(HP プロセスと比較して) リーク電流の低い HPL プロセスを採用することで、FPGA デザインにおける複雑で高コストのスタティック電力の管理が不要となり、予定通りの市場出荷、新たな製品機能、しっかりとした設計、性能強化に集中することが可能となります。量産かつ高性能な FPGA 全体でアーキテクチャが統一されていることは、FPGA ^業界でほかになく、次のような利点をもたらします。

• 異なる FPGA デバイス間およびファミリ間の移行が容易

• お客様のコードや IP ^{が再利用可能}

• 共通ブロック (ブロック RAM、DSP、I/O、クロッキング、相互接続ロジック、メモリインターフェイス)

28 HPL ^{プロセスの利点}

28 HPL プロセス技術は、28 HP プロセスで使用される SiGe 埋め込みプロセスに見られる歩留まりやリーク問題を回避し、よりコスト効率の良いプロセスソリューションを提供します。HPL プロセスの大規模デザインのマージン (電圧マージン) は、より広い V_CC動作範囲の選択を許容して、28 HPプロセスでは不可能な、電力/性能の柔軟な組み合わせを可能とします。28 HPL には次に示すような利点があります。

• 高性能モード (V_CC = 1.0V) : 28 HPL は FPGA のターゲット性能範囲で、スタティック電力を低く抑えた状態の 28 HP よりも高い性能を提供します (図1 参照)。

• 低消費電力モード (V_CC= 0.9V) : 28 HPL は 28 HP よりも 65% 低いスタティック電力を実現します。28 HPL ^{での電圧マージンは} Vcc = 0.9V においても、良好な性能分布を示します (^図1 ^参照)^。また、ダイナミック電力もこの低い電圧により ~20% 削減されます。

• Adaptive Voltage Scaling (AVS) ^{または} Voltage ID (VID) ^{モード} : これらのモードは V_CC^を制御することで電力削減を可能とし、一部のデバイスではさらなる性能向上に活用されています。VID では特にデバイスごとに電圧 ID が格納されています。読み出し可能な電圧 ID は、必要な性能を満足する最小電圧を示します。

低消費電力モードの優位点は、28 HPL プロセスにおける電圧マージンによってもたらされています。

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スタティック消費電力が重要ではない場合、28 HP 技術は高性能製品に良い選択肢となります。歴史的には MPU ^や GPU ^{クラス製品では、}65nm ^{および} 40nm ^{ノードにおいて} HP (G) タイプのプロセスが使用されてきましたが、これらの製品の電力は複雑なヒートシンクを必要とするような非常に高いレベルに達しました。FPGA は電力レベルの許容範囲での性能低下を引き替えにしつつも、これに追従しました。しかし、 28nm HP (G) プロセスでは、MPU や GPU 製品ではまだ許容可能であっても、FPGA では受け入れることのできない、さらに高い電力レベルに達します。

このような電力レベルは FPGA には適していません。あいにく、28 HP では高いスタティック電力レベルで高性能を提供しようという傾向が続いています。FPGA ^の場合、28 HP 技術で妥当なスタティック電力レベルを使用すると、主にこのプロセスでは V_CC動作電圧が低いことに関連して電圧マージンが低いために、大きな性能低下を引き起こします。このような性能低下は温度およびプロセスの厳しい部分では機能的な障害が発生するなど、顕著となります。電圧マージンは V_CC - V_Tで求められます (V_CC

＝コア電圧、V_T = ^{しきい値電圧})^。

28 HPL は、リーク電流の低いポイントで、 28 HP よりも良好な性能/電力特性を提供し、より低いリーク電流領域へ拡張します。低リーク電流領域へ拡張することで、ザイリンクスはまったく異なるプロセス技術に乗り換えることなく、低電力な Artix-7 ファミリの製造を可能にしました。

最終的な結果として、28 HP プロセスで製造される競合 FPGA ^で、Virtex-7 FPGA を超える性能は実現できていません。ある競合 FPGA 製品ではスタティック電力が 2 倍以上という大きな代償を伴ってお

り、リーク電流を削減することが課題となっています (^表1 ^参照)^。

X-Ref Target - Figure 1

図 1 : 28 HPL^、28 HP^{、および} 28 LP プロセスにおける性能とリーク電流の比較 100

10

1 2

0.1

Leakage Power

0.9 0.8

0.7

0.6 1 1.1 1.2 1.3 1.4 1.5 1.6

WP389_01_060911

Performance

28 HP 28 HPL 28 LP

Better Performance / Power Increasing

Vt Higher Power Region for GPUs

Lower Power Region for FPGAs

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28 HPL ではプロセスのばらつき、電圧、および温度へのセンシティビティが、主に設計マージンが大きくなったことにより、28 HPよりも大きく改善されています。図2 ^に、28 HPL ^{および} 28 HP ^の各プロセスでのトランジスタのしきい値電圧 (V) における電圧マージン対性能を示します。

HPL プロセスでは、このようなすべての要素が HP プロセスよりも容易に電力と性能のターゲットを満たすのに役立ちます。HP プロセスと HPL プロセスのデバイス上で同じデザインを動作させた場合、前者の方がずっと早い段階でシステムの温度もしくは電力が上限に到達するでしょう。この周波数マージンは、HPL プロセスとザイリンクスの最適化されたトランジスタ構成の必然的な結果です。電圧スケーリングは HPLプロセスのもう 1 つの利点で、電力、温度条件が等しい同一デザインの消費電力マージンを増加させます。図3 に、この概念を図示します。

表 1 : 28 HP における電力削減かつ性能向上のためのプロセステクニック Options Other FPGA Vendors 28 HP

Process to Reduce Leakage Xilinx 28 HPL Low Leakage

Low leakage transistors Custom Standard

Low bulk leakage transistors Custom Standard

Judicious use of mixed gate lengths

New

Used by Xilinx since 65 nm (Virtex-5 FPGAs and earlier):

See WP246, Power Consumption in 65 nm FPGAs and WP298, Power Consumption at 40 and 45 nm.

Capacitance 1X 1X

Ability to operate at two different V_CC voltages for different power modes

No, due to

lack of headroom Yes

図 2 : 28 HPL ^と 28 HP プロセスにおける性能対電圧マージン 0.8

0.7

0.5 0.6

0.4 Headroom (V CC - V T) Volts

0.9 1 1.1 1.2 1.3 1.4 1.5 1.6 1.7

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Performance Less Sensitive to V_CC and Process

Unusable Region (Too Leaky) Increasing

V_T

28 HP 28 HPL Increasing

Headroom

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7 ^{シリーズ} FPGA ^の -3 ^{および} -2L デバイスには拡張 (E) ^温度範囲 (0 ^～ 100°C) のオプションがあります。28 HPL プロセスでは設計マージンが確保されているため、-2LE デバイスは 1.0V または 0.9V で動作可能です。このホワイトペーパーでは、これらのデバイスを -2L (1.0V) ^{および} -2L (0.9V) ^{と記載} します。1.0V で動作する -2L デバイスはスピードグレードでは -2I および -2C デバイスと同じ性能を持ちますが、スタティック電力が大きく削減されています。また、0.9V ^{で動作する} -2L ^{デバイスも} -1I および-1C デバイスとほぼ同等の能力を持ちながら、スタティック電力とダイナミック電力が低くなっています。「改善された電圧スケーリングオプション」を参照してください。

28 HPL プロセスの電圧スケーリングデバイスは、HPプロセスのデバイスと比べ、かつてないレベルでのスタティック電力削減を実現します。図4 は、28 HPL と電圧スケーリングによってリーク電流がさ

らに削減されることを示しています。

図 3 : ^{カスタマー}^{デザインにおける} 28nm でのプロセス別の性能マージン

図 4 : 28 HP ^と 28 HPL プロセスのリーク電流 Frequency in MHz

WP389_03_060711

Power Headroom from 28 HPL Process

and Voltage Scaling Frequency Headroom

from HPL Process

Additional Frequency Headroom from Voltage Scaling

-2L (0.9V)

28 HP 28 HPL 28 HPL at 0.9V Power/Thermal Limit

Power in Watts

120%

100%

60%

80%

40%

20%

Relative Leakage Power

Nearest 28 nm Competitor

7 Series Standard 7 Series -2L (0.9V)

WP389_04_060711

28 HP (V

CC = 0.85V) Xilinx 28 HPL (V

CC = 1V) Xilinx 28 HPL (V

CC = 0.9V)

50%

Lower

65%

Lower

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HP ^{プロセスと} LP ^{プロセス}

HPL プロセスが低価格、高性能、低電力、そしてファミリ間での簡単な移行を提供する、世界クラスの FPGA ファミリにとって正しい選択であることは明らかです。ザイリンクスは、HPL プロセスにより、最適な電力範囲内で、2 倍のロジックセルを集積できました。高集積の 28nm で一層高性能な製品を提供することで、マルチコアプロセッサによって CPU の性能が向上するのと同様に、ユーザーは並列処理を有効に活用して、同じ熱および電力要件内で 2 倍のデザイン量を持つことができるようになります。

HPL プロセスによってザイリンクスはさらに、さまざまなコストと性能の組み合わせを可能とする統一アーキテクチャを提供しています。

HP プロセスは 100W 程度で動作する GPU および CPU をターゲットとし、そのうち最大 40% がリーク電力 (~40W) で消費されます。ダイサイズは GPU ^や CPU ^{とほぼ同等ですが、}40W ^{程度を総電力} (リーク電力とダイナミック電力) の最大値とする FPGA では、このリーク電力量は許容できません。

FPGA の許容範囲内に HP プロセスでのリーク電力が削減されたとしても、性能は著しく減少することになり、結果的にそのプロセスは、同等の性能の HPL プロセスよりも非常に高価で複雑なものとなります。

LP プロセスは、それほど性能を必要としないアプリケーションをターゲットとする従来の PolySiON プロセスで、FPGA には不向きです。妥当な性能を得るには、28 LP は V_CC=1.1V で動作させなければならず、HKMG 28nm プロセスと比べると非常に高いダイナミック電力になってしまいます。このプロセスは、性能の低い携帯電話などをターゲットとしています (表2 参照)。

HPL プロセスの選択は、FPGA 業界で 28G SerDes をリードするザイリンクスの可能性も拡げます。

Virtex-7 HT FPGA は業界最高のバンド幅 (28G のトランシーバーを 16 ^{本、他社} FPGA ^{ベンダーの} 4 倍) を提供します。

表 2 : 28nm ^{プロセスの比較} Process Normalized

FPGA Speed

Normalized Leakage

Current

Technology

Features Targeted

Applications

28 LP 87% 250%

Legacy PolySiON:

Complex embedded SiGe strain

Legacy low performance cell phones

28 HPL 100% 100% HKMG: Simple rotated

substrate strain

FPGAs, ASICs, and ASSPs

28 HP 100% 220% H K M G : C o m p l e x

embedded SiGe strain GPUs and CPUs

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スタティック、ダイナミック、I/O ^{の電力削減}

スタティック、ダイナミック、 I/O の電力削減

FPGA に正しい低電力プロセスを決定するには、おびただしい技術や調査が必要とされます。しかし、プロセスレベルでの低電力化が止まることはありません。ザイリンクスは 28nm ノードであらゆる角度から電力効率を高めることに力を注ぎました。ザイリンクスの電力に対する取り組みは、プロセス改善、

革新的なアーキテクチャ、電圧スケーリング、ソフトウェアによる最適化など広範囲にわたります。スタティック、ダイナミック、あるいは I/O の電力削減率並びに歩留まり、インプリメンテーションに伴うリスクや時間などを基準に多数のオプションが評価されました。さらにこれまでと同様に、各電力削減手法は性能、コスト、デザインフローや全体的なスケジュールへの影響などの点での評価も行いました。数多くの手法が 28nm 7 シリーズ FPGA に適用され、かつ統一アーキテクチャが採用されたことで、

すべての製品ファミリで低電力機能が利用できるようになっています。

スタティック電力の削減

28nm ノードにおけるスタティック電力削減の最も大きな要素は TSMC からの HPL プロセスで、HP プロセスよりも電力が 50% 低くなっています。それに加え、ザイリンクスは電力を抑えるための総合的なアプローチをプロセスレベルを超えて行い、28nm で改善あるいは導入されたスタティック電力の低減機能を多数組み込みました。(表3 参照)。

表 3 : 7 ^{シリーズ} FPGA で使用されているスタティック電力削減手法

Reduction Technique Power Savings Reason for Xilinx Choice Use 28 HPL Process 50% savings compared to HP

process

Xilinx co-developed this low-power, high-performance process specifically for FPGAs Transistor Distribution

Optimizations in Integrated Blocks and Core Logic

40–80% reduction compared to previous generation, depending on block, with new high threshold voltage transistors

Xilinx’s investment at design time provides great reduction in leakage for customer applications

Stacked Silicon Interconnect Technology

Saves 40% static power compared to monolithic device of same density

Offers unprecedented power savings in the largest devices ever made

Integrated Blocks Up to 90% reduction in static power compared to soft-IP implementations through reducing the number of transistors

Selecting a set of common blocks needed by many customers allows Xilinx to offer better performance and lower static power. Also, see 表5 for dynamic power benefits.

Power Gating of Unused Blocks Eliminates up to 100% of block RAM leakage depending on utilization

Allows customers to power blocks instead of forcing them to pay a power penalty for blocks they are not using Partial Reconfiguration 80% static power savings if

several sections of logic are swapped in and out of the active design

Unique Xilinx benefit; great static power savings

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最適なトランジスタ構成

Virtex-6 FPGA ( WP298 ^『40nm ^{および} 45 nm における消費電力』参照) で初めて導入されていますが、

すべての 7 シリーズ FPGA においてもトランジスタの選択や前世代よりも優れたトランジスタ構成による利点を得ています。IC ^{設計者は、高}/^標準/低のしきい値電圧およびゲート長、幅の異なるトランジスタを使用できます。各トランジスタにはそれ自身のリーク電流と性能の特性があります。高速なトランジスタと低速なトランジスタのリーク電流差は、15^～20 倍にもなり得ることに注意することが重要です。可能な限りリーク電流を低くするためにザイリンクスは、各ブロックを設計する際に最もリーク電流の低いトランジスタだけを使用して設計を開始しました。そして、ブロックの性能目標を達成するために必要な部分だけ高速トランジスタに移行しました。この手法は各ブロックにおける高リーク電流のトランジスタを減少させるために非常に有効で、標準 (Typical) ^{と最大} (Maximum) の間のばらつきを減らしました。HPL プロセスと上手く組み合わせることで、ザイリンクスは前世代と比較して 65% のスタティック電力の削減を実現しています (^図5 ^参照)^。

Voltage Scaling

-2L Devices Operated at 0.9V

Static power from leakage is approximately proportional to V_CCINT³ (i.e., ~30% reduction for 10% lower V_CCINT)

Up front IC design verification and implementation of process screen at manufacturing test allows lower power option for users

Lower V_CCAUX Voltage from 2.5V to 1.8V

30% savings compared to previous generation on PLL, IDELAY, and other parts of the I/O block

Significantly reduces expensive DC power in the FPGA

表 3 : 7 ^{シリーズ} FPGA で使用されているスタティック電力削減手法 (^続き)

Reduction Technique Power Savings Reason for Xilinx Choice

図 5 : 7 ^{シリーズ} FPGA ^{のコア} ロジックでのトランジスタのタイプ比率 100%

80%

40%

60%

0%

Percentage of Transistors 20%

Regular V_T, 33 nm Lowest Leakage,

Slowest

Regular V_T, 28 nm Low Leakage,

Slow

Low V_T, 33 nm High Leakage,

Fast

Low V_T, 28 nm Highest Leakage,

Fastest Minimal use of 28 nm Low VT transistors yields optimized performance/power in 7 series FPGAs

40%

50%

9.5% < 0.5%

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Transistor Type

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改善された電圧スケーリングオプション

ザイリンクスは、28 HPL プロセスのマージン増加によるもう 1 つの有効な利点である電圧スケーリングオプションを提供しています。7 シリーズ FPGA は 1.0V と 0.9V の 2 つのコア電圧で動作させることが可能です。これは Virtex-6 と Spartan-6 で初めて導入した消費電力への取り組みと同様です。1.0V または 0.9V で動作可能なデバイスは、1.0V でのスピードグレードに基づいて「-2L」と位置付けられました。その性能は 1.0V ^で -2 スピードグレードと等しくで、0.9V ^では -1 ^{スピード} グレードとほぼ同等ですが、「L」は低スタティック電力と低電圧で動作可能であることを示しています。0.9V でデバイスの電圧を下げるだけでも～30% のスタティック電力が削減されます。電圧を下げることによって性能も低下してしまいますが、ザイリンクスはこの -2L (0.9V) デバイスをスピードおよび標準デバイスよりも厳しいリーク電流の条件で選別しています。図6 に示すように、-2L (0.9V) デバイスになり得る低いリーク電流および高い性能のデバイスのみを選択しています。この選別手法を用いることで、標準スピードグレードのデバイスと比較してワーストケースプロセスで 55% の電力削減を可能としています (図7 および表4参照)。

図 6 : ^{標準デバイスと} -2L (0.9V) デバイスのスピード分布

図 7 : ^{標準デバイスと} -2L (0.9V) デバイスのリーク電流

Distribution

Slower Faster

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Absolute Speed

Too Leaky Too Slow

7 Series -1, -2, -3 V_CCINT = 1.0V 7 Series -1L V_CCINT = 0.9V Too Slow/Too Leaky

1.0V 0.9V

Leakage

Slower Faster

WP389_07_021711

Normalized Speed

Maximum

Typical

-30% from Voltage Scaling 2.5

1.7 1.75

1.2 1.0

0.7

-50%

7 Series -1, -2, -3 VCCINT = 1.0V 7 Series -1L VCCINT = 0.9V

Leaky Parts for -1L

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PDS (電力分配システム) は、電源が最悪条件下で正常動作し、供給できることを保証するためにワーストケース (^最大) での電力要求に追従する必要があります。このため、ザイリンクスはワーストケースプロセスでのスタティック電力を削減するための取り組みにも非常に注力しました。

スタックドシリコンインターコネクトテクノロジ

ワーストケースでのリーク電流は FPGA において深刻な問題になっています。それは各トランジスタがリーク要素を持つだけでなく、大規模デバイスでは 1 兆個を超えるトランジスタが使用されることもあるためです。XC7V1500T や XC7V2000T のような大規模な 7 シリーズ FPGA は、ザイリンクスのスタックドシリコンインターコネクトテクノロジを使用して製造されます。単純に言えば、このテクノロジは 1 つの大きなデバイスを作るために複数のダイを用います。スタックドシリコンインターコネクトテクノロジの利点の 1 ^つは、1 つのダイで製造されたほぼ同じサイズのデバイスに比べて、最大スタティック電力が削減できることです (図8 参照)。

たとえば、1 つのダイで構成された 500K ^{ロジック}^{セルでワースト} ケースのリーク電流が標準的なリーク電流に対して 2 倍の場合、スタックドシリコンインターコネクトテクノロジを使用していない 1,500K ロジックセルのデバイスのワーストケースリーク電流は約 6 倍になります。これに対して、スタックドシリコンインターコネクトテクノロジを使用し、かつザイリンクスの低電力手法を適用した場合は、1,500K ロジックセルデバイスのワーストケースのリーク電流は 3.6 倍で、40% 削減されます。

ザイリンクスは 1 つのデバイス内のダイすべてのリーク電流がワーストケースとならないようにしました。ダイの 1 つがワーストケースのリーク電流に近い場合は、デバイス内のその他のダイは標準に近いものを選択します。その結果、同じ集積度の 1 つのダイと比べるとワーストケースのリーク電流は非常に小さくなりました。

表 4 : スタティック電力、ダイナミック電力、性能の比較

7 ^{シリーズ} FPGAs C-Grade Devices -2LE (1.0V) -2LE (0.9V)

V_CCINT 1.0V 1.0V 0.9V

Static Power Nominal –45% –55%

Dynamic Power Nominal Nominal –20%

Performance -1, -2 -2 ~ -1

図 8 : Virtex-7 FPGA ^の最大 (Maximum) プロセスでのスタティック電力とロジックセル

Maximum Static Power

0 500 1,000 1,500 2,000

WP389_08_021711

28 nm FPGA Slice 28 nm FPGA Slice 28 nm FPGA Slice 28 nm FPGA Slice

Stacked Silicon Interconnect Technology with 28 nm FPGA Slices

Virtex-7 Monolithic FPGA Virtex-7 Multi-Slice FPGA Extrapolated

Virtex-7 Monolithic FPGA

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を用いれば、I/O インターコネクト電力は I/O とトランシーバーで構成した同等のインターフェイスよりも 100 倍 (帯域/W) 小さくなります。信号をオフチップで駆動するのではなく、すべての接続をオンチップで構成することにより、非常に高速かつ低電力となる、この劇的な削減が可能となっています (図9 参照)。

V

_CCAUX

^{の低電圧化}

スタティック電力はアーキテクチャレベルでも削減されました。ザイリンクスは V_CCAUX^を 2.5V ^{から} 1.8V に低減しました。これにより、PLL、IDELAY、入出力バッファー、コンフィギュレーション回路など V_CCAUXによって電力供給されるすべてのブロックの消費電力が～30% ^{抑えられます。}

未使用ブロックの電力ゲーティング

これまでの世代のザイリンクス FPGA でも、未使用のトランシーバー、PLL^、DCM^{、および} I/O ^の電力を遮断できました。これにさらに 7 シリーズデバイスでは、未使用ブロック RAM への電力ゲーティングが追加されています。

前世代のザイリンクス FPGA を分析したところ、リーク電流の約 30% がブロック RAM によるものでした。ザイリンクスはこのリーク電流を削減するために積極的に改善に取り組みました。7 ^{シリーズ} FPGA では、デバイス上のすべてのブロック RAM ではなく、そのデザインで使用されているブロック RAM でのみリーク電流が発生します。ソフトウェアはブロック RAM がインスタンスされているか、

されていないかを認識し、デザインがロードされるときにインスタンスされているブロック RAM にのみ電力を供給します。反対に、未使用のブロック RAM に対しては電力を供給しません (^図10 ^参照)^。

図 9 : ^{スタックド} ^{シリコン} インターコネクトテクノロジによる I/O インターコネクト電力削減

I/O Performance Bottlenecks

Large Monolithic FPGA Multiple Die

on an Interposer Xilinx Innovation

WP389_09_021011

図 10 : ^{未使用ブロック} RAM の電力ゲーティング

WP389_10_021011

Unused Block RAM Power Savings

Block RAM

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パーシャルリコンフィギュレーションとスタティック電力の低減

いくつかの例外 (^{スタックド} ^{シリコン} インターコネクトテクノロジを使用したデバイスなど) ^を除いて、スタティック電力はデバイスのサイズに直接関係します。スタティック電力を削減する手段の 1 つは、簡単に言うと小さなデバイスを使うことです。しかし、これまで多くのデザインは小さなダイに適合できませんでした。これが、Virtex-6 FPGA で主流デザインにおけるパーシャルリコンフィギュレーションを推進する変化の始まりでした。そして、これは 7 ^{シリーズ} FPGA においても継続し、改善されてきています。ザイリンクスはすでにパーシャルリコンフィギュレーション技術を持っていましたが、

この機能は最近のソフトウェアの改善により、従来よりもさまざまな FPGA デザインに適用できるものとなりました。パーシャルリコンフィギュレーションでは、カスタマーは原則的に FPGA を時分割で処理させ、デザインの各部を個別に動作させます。デザインの全部分が常に必要とはならないため、よ

り小さなデバイスが使用できます。

また、パーシャルリコンフィギュレーションはスタティック電力だけでなく、動作電力を削減できる可能性も持っています。たとえば、多くのカスタマーデザインは非常に高速で動作しなければなりませんが、その最高性能が必要とされている時間の割合はとても低いものです。電力を抑えるため、常時 100%

高性能なデザインではなく、パーシャルリコンフィギュレーションを使用して低電力バージョンに置き換えることが可能です。その後、必要なときに高性能デザインに戻すことができます (図11 参照)。

また、この原理は I/O 規格に対しても適用可能で、消費電力の高いインターフェイスが随時必要とされない場合に有効です。LVDS は直流動作であるため、動作率に関わらず消費電力の高いインターフェイスです。ここでパーシャルリコンフィギュレーションを用いて、最高速が必要のないときには LVDS ^から LVCMOS のような消費電力の低い I/O 規格に変更できます。そして、再び高速伝送が要求されたときに LVDS に戻すことが可能です。

パーシャルリコンフィギュレーションに関する詳細は、 WP374 『ISE 12 を使用した Virtex FPGA のパーシャルリコンフィギュレーション』をご参照ください。

図 11 : ^{パーシャル} リコンフィギュレーションによる機能的な変更とサイズの削減

WP389_11_021011

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ダイナミック電力の削減

ダイナミック電力は、CV²f (=^動作率、 C =^容量、 V =^電圧、 f =クロック周波数) で得られます。ザイリンクスは 7 シリーズ FPGA におけるダイナミック電力に関わる全要素を検討しました。プロセスノードが継続的に微細化しているのに伴い、ダイナミック電力の削減は難しい課題となっています。それにも関わらずザイリンクスは、多くの改善と新たな機能によって、7 シリーズ FPGA においてダイナミック電力をさらに低減させています (^表5 ^参照)^。

7 ^{シリーズ} FPGA では、プロセスの微細化をはじめとして、寄生容量および配線容量の削減によってダイナミック電力が 25% 以上低減されます (図12 参照)。

28 HPL および製造中のテストを通して得られたマージンにより、ザイリンクスは設計者へ選択肢を提供します。設計レベルでは、-2L (0.9V) 電圧スケーリングデバイスを使用するだけで、標準の 7 シリーズ FPGA ^に比べて 20% の電力を節約できます。

表 5 : 7 ^{シリーズ} FPGA におけるダイナミック電力の削減

Reduction Technique Power Savings Reason for Xilinx Choice Smaller Process Approximate linear reduction in

dynamic power in the core based on transistor and interconnect shrink

Allows packing more transistors into a given area to increase density.

On-chip Clock Gating Enhancements

Depends on clock enable duty cycle (10–80% can be achieved)

Offers an excellent opportunity for customers and software to reduce clock-tree power.

Integrated Blocks Up to 90% reduction in dynamic power compared to soft-IP implementations through capacitance reduction by use of dedicated metal connections and minimum layers of logic

Selecting a set of common blocks needed by many customers allows Xilinx to offer better performance and lower dynamic power.Also see 表3 for static power benefits.

ISE Design Tool Automated Intelligent Clock Gating

Up to 30% savings in dynamic

power Takes power reduction beyond any

limitations of the silicon and focuses on customer design.

Voltage Scaling -2L (0.9V) devices

Dynamic power is proportional to V_CCINT² (i.e., 20% reduction for 10% lower V_CCINT)

Up front IC design verification and implementation of process screen at manufacturing test allows lower power option for users.

図 12 : プロセス微細化による容量とダイナミック電力の削減

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L

POLY Transistor

Interconnect

Drain Via

Source

W

Metal Plate

(15)

FPGA そのもので比較する場合、コア電圧が低減すると、常に電圧の二乗の割合でダイナミック電力も削減されます。しかし、複数の FPGA を比較する場合は、一部の FPGA 製造者が提案しているように単純にコア電圧のみの問題ではありません。ザイリンクス FPGA では、高いコア電圧を使用しているにも関わらず、似たような機能を持ついくつかのブロックで実際、ダイナミック電力がより低くになっています。これは容量を最小化するために内部でクロックゲーティングなどを使用し、非常に効率の良いブロック設計が施されているためです。

ザイリンクスはいくつかの方法で容量に対処しています。アーキテクチャレベルでは、ザイリンクスのエンジニアは LUT6 やメモリサブシステムブロックの統合などのような機能的な革新に注力しています。クロックゲーティングのような機能、クロックツリーの電力削減および高ファンアウトの削減など Virtex-6 FPGA における改善はすべての 7 シリーズデバイスに適用されています。LUT6 は高性能、

小領域、少配線を継続して提供し、容量を小さく、電力を節約することができます。7 ^{シリーズ}^{デバイ} スでは、PCIe のような統合されたブロックによって、ソフト IP を実装する場合に比べて、スタティック電力を最大 90% 下げられることがあります。

周波数はよくデザイン目標としてかかげられますが、それを緩和することでダイナミック電力を削減することが可能です。多くの場合、デザインのいくつかの部分は 100% は動作していません。したがって設計者は、クロックバッファーを使用して、その部分に接続されるクロックを止めることができます。

周波数を 0 に落とすことは、デザインの一部のダイナミック消費電力を本質的に抑えます。

動作率はダイナミック電力計算式の最後の部分で、最大でどの程度トグルしているかを示し、周波数はトグルしている速度になります。ザイリンクスはこのダイナミック電力計算式の動作率の部分と挑戦するためにソフトウェアによる最適化を用います。この最適化は Virtex-6 FPGA で初めて導入したものです ( 「ISE デザインツールでの自動クロックゲーティング」を参照)。

(16)

内蔵クロックゲーティング

内蔵クロックゲーティングは、ダイナミック電力削減のための優れた手法を提供します。クロックゲーティングにより、クロックドライバーはロジックが使用されていないときに動的に停止されます。これは、ある時間基準で動作/停止する必要がある部分に対して静的に、または 1 クロックサイクルの精度で動的に動かすことができます。以前の Virtex および Spartan デバイスには、デバイスサイズに関わらず、16^～32 個の静的あるいはイネーブル付きのグローバルバッファー (^それぞれ BUFG ^と BUFGCE) があります。図13 は、多くの世代の FPGA に共通するクロック領域と次のレベルの横方向のバッファー (BUFH) を示しています。BUFG は割愛していますが、図13の中に階層的に存在します。

各 HROW 領域は 32 個のクロックバッファーすべてに接続できます。各 HROW クロック領域の中には選択された 8^～12 本のクロックが BUFH と呼ばれるブロックを通してバッファーされます。図14 ^に示すように、各 HROW 領域あたり 12 の BUFH を動的あるいは静的にゲート制御できます。つまり、固定数のゲート付きクロック (16^～32 ^個) ^{ではなく、}Virtex-6 ^{およびすべての} 7 ^{シリーズ} FPGA ^ではデバイスサイズによって異なる数のクロックが使用できます。3 段階の階層レベルのクロックゲーティングおよびさまざまなクロックイネーブル (CE) を使用したブロックのイネーブルは電力削減に大きな柔軟性を与えます。最も大きな 7 シリーズ FPGA には、ゲート制御可能なグローバルクロックに加えて、

数百のゲート制御可能なリージョナルクロックがあります (^図14 ^参照)^。

図 13 : HROW クロック領域と BUFH ^{クロック} ^{ドライバー}

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Horizontal or HROW Clock Regions BUFH Clock Driver

(17)

クロックツリー電力 (CV²f) のほとんどは、BUFH およびその上位からきています。それは、何千本もの負荷 (キャパシタンス) が駆動するために必要となるからです。このレベルでのゲーティングが許容できればダイナミック電力を大幅に削減できます。数千個のフリップフロップもしくはその他のリソースを制御するファンアウトの多い CE は複数あるいは 1 つの BUFH に移行させることができます (^図14 ^内の CEY (1-y) ^を参照 )。ファンアウトを減らすことは、CE が数本だけの負荷になり、さらに

クロックツリーの電力を削減するため、CE の電力削減につながります。非常に多数のゲート制御可能なクロックにより、デザインによっては (イネーブル率にも依存しますが) ^{クロック} ^{ツリー電力を} 30^～ 80% 節約できます。このクロックゲーティングは、デザインにファンアウトの多い CE が含まれている場合に有効です。

統合されたブロック

統合されたブロックは、トランジスタ数を最少にできるためスタティック電力を削減しますが、ダイナミック電力に対しても大きな効果があります。統合されたブロックはプログラマブルな配線を必要とせず、配線長やロジック段数を減らすことができるため、エリアおよびダイナミック電力が削減されます。

すべてにおいて、ソフト IP を統合ブロックで置き換えれば電力を最大で 10 分の 1 まで削減可能です。

ザイリンクスは、特徴的な機能の統合ブロックを豊富に構築しました。7 シリーズでの特に注目すべき統合ブロックは、PCI Express® Gen1/Gen2 およびトランシーバー (最大 28Gbps) です。

図 14 : ^{クロック} ゲーティングの概要 BUFG

(32 Clocks)

1 2

32

BUFH

(Clocks = 12 x Number of Regions) 1

2

12 1 2

12

1 2

12 32

Flip-Flops, DSP, Block RAM, etc.

12

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CEX (1-x)

CEY (1-y)

CEZ (1-z)

Flip-Flops, DSP, Block RAM, etc.

(18)

ISE デザインツールでの自動クロックゲーティング

デザインツールでの電力最適化の点で、ザイリンクスは FPGA デザインでダイナミック電力を最大 30% 削減できる初の自動化、ファイングレーンクロックゲーティングソリューションを取り入れました。これは Virtex-6 および Spartan-6 FPGAで初めて導入された重要な機能です。ザイリンクスの高度なクロックゲーティングによる最適化は、新たなツールやフローへの追加手順を必要とせず、さらに既存ロジックやクロックに対してデザインの挙動を変えることなく、デザイン全体に対して自動的に実行

されます。そしてまた、ほとんどの場合でタイミングに影響を与えません。

ISE® Design Suite 12 ^{デザイン} ツールのリリースにより、ザイリンクスはデザイン全体 (^従来の IP ^やサードパーティの IP を含む) を解析する革新的なアルゴリズムを用いて、標準の FPGA デザインフローの配置配線の部分に自動化機能を取り入れました。ソフトウェアは、各クロックサイクルの結果に影響を与えない、レジスタに接続される前段のロジックを解析して、7 シリーズ FPGA が豊富に備える CE を利用します。ソフトウェアは、図15 に示したように、必要以上のスイッチングを抑制するためのファイングレーンクロックゲーティングもしくはロジックゲーティング信号を生成します。さらにフリップフロップレベルでは、CE は対象となる FF の D 入力と Q 出力ではなく、実際にはクロックをゲート制御します。これは CE の性能を上げるだけではなく、クロックの電力も削減します。これは Virtex-6 FPGA にも言えることですが、7 シリーズ FPGA ではさらに改善されています。

高度なクロックゲーティングによる最適化により、専用ブロック RAM (シンプル、デュアルポートの両モードで利用可能) の電力も削減できます。これらのブロックは数本のイネーブル、アレイイネーブル、ライトイネーブルおよび出力レジスタのクロックイネーブルを備えています。電力節約のほとんどはアレイイネーブルによるものです。そして、ソフトウェアはデータが書き込みされていないときや出力が未使用のときに電力を削減するための機能を実装します (図16 を参照)。

7 シリーズ FPGA においては、さらに多くのデザインで電力が一層削減されるようソフトウェアの改善が続けられています。 WP370『高度なクロックゲーティングによるスイッチ電力の削減』を参照してください。

図 15 : 高度なクロックゲーティング

図 16 : ^{ブロック} RAMイネーブルを活用した高度なクロックゲーティングによる最適化

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Before

sig

Power Consumption

After

sig

CE

address address

data in

ce

data out data out

Before After

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(19)

I/O ^{の電力削減}

I/O の電力削減

I/O の電力は、総電力の中でも極めて大きな要素の 1 つになってきています。FPGA の進化により、コア電力は大きく削減されましたが、I/O 電力はそれほど削減されていません。メモリを集約するようなデザインでは総電力の 50% 程度が I/O によるものです。ザイリンクスは前世代の FPGA で積極的に I/O 電力の削減に取り組み、改善の余地を見ました。そして、7 シリーズ FPGA に電力削減技術を実装しま

した (^表6 ^参照)^。

変更可能なスルーレートやドライブ能力に加えて、FPGA 間や低速なメモリインターフェイスの電力を大きく減らすことができる HSLVDCI のような特別な規格も用意しています。7 シリーズ FPGA でザイリンクスは、高速メモリインターフェイスでの電力削減に注力しました。その利点は、そこでの電力削減がほかのタイプのインターフェイスにも適用できることです。

すべての 7 ^{シリーズ}デバイスは変更可能なスルーレートやドライブ能力を兼ね備えています。ザイリン表 6 : 7 ^{シリーズ} FPGA ^における I/O ^{電力の削減}

Reduction Technique Power Savings Reason for ^{ザイリンクス} Choice

Programmable Slew Rate and Drive Strength

Lowers dynamic power in I/O drive.

Gives the user the ability to choose various edge rates for signal integrity vs. I/O dynamic power.

Lowest slew/power should be used.

3-State DCI Dynamically assertable

termination during memory read removes termination power during memory write.

Eliminates unnecessary termination power when I/O input is not being used.

Stacked Silicon Interconnect Technology

Saves 100X I/O connection power needed to bridge multiple devices together to get an equivalently sized device.

Offers unprecedented power savings compared to a multi-device equivalent.

HSLVDCI Series Termination 50% input power reduction for FPGA inputs driven by HSLVDCI vs. split termination plus IODELAY and input buffer power

Offers users the ability to gain a high-performance, single-ended I/O standard and lower power without the need for a parallel termination.

Programmable IODELAY Power

70% input power reduction vs.

high performance.

Offers the ability to selectively reduce IODELAY power for small reduction in performance.

Programmable Reference Receiver Power (HSTL, SSTL, LVDS)

50% input power reduction vs.

high performance.

Offers the ability to selectively reduce power for the input receiver for a small reduction in performance.

IBUF and DCI Termination Disable

Eliminates power on IBUF and DCI termination when bus is in IDLE state.

Cuts power when the bus is not in use.The customer only pays for DC power in I/O during inputs to the device.

(20)

また、ザイリンクスは HSLVDCI という基本的に直列終端の I/O 規格を持っています。これは FPGA ^間の接続に有効なだけでなく、RLDRAM のような外部メモリの DQ ピンからデータをキャプチャする場合などにも有効です。7 ^{シリーズ}^{デバイスには、}HSTL ^{および} SSTL のためのユーザ変更可能なリファレンスレシーバー電力モードもあります。そして、ザイリンクスは 7 シリーズデバイスにおいても変更可能な電力モードを持つ IODELAY ブロックを継続的に提供します。これらの 2 つの変更可能な電力モードは I/O 単位で制御可能であるため、設計者は電力と性能のトレードオフを考慮しながら DC 電力を削減できます。

メモリインターフェイスの電力

メモリインターフェイスの I/O 電力には 3 つの主要素があります。1 つは PCB 配線のインピーダンス整合のための DCI、次に I/O 電圧からコア電圧へのリファレンス入力レシーバー、最後に信号をクロックに同期させるための IDELAY です。これらの要素は相当量の電力を消費します。Virtex-6 FPGA ^では、トライステート DCI によってメモリ書き込み動作中は自動的に終端を切り離すことで終端電力を 50% 節約できました。ザイリンクスは高性能モードと比較して 70% 節約可能なリファレンスレシーバーおよび 50% 節約可能な IDELAY の低電力モードを提供します。これらの機能により、前世代では同等インターフェイスで消費されていた電力の 50% 以上を節約できます。7 シリーズ FPGA でザイリンクスはその基盤を構築し、最大限の電力削減を行うために各機能の微調整を行っています。

設計面で第一歩として、V_CCAUXを 2.5V から 1.8V へ下げることで V_CCAUXによって電源供給されるすべてのアイテム (IDELAY や入出力バッファーなど) の 30% が節約できます (図17 参照)。

図 17 : V_CCAUX^{の電圧変更}

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Input

PAD OBUF

IBUF IOB

Output

V_CCO

1.8V 2.5

V_CCAUX

1.8V 2.5

(21)

7 ^{シリーズ} FPGA での新しい機能は、動作中に入力バッファーを無効にできることです。これは動的なトライステート DCI 回路の改良と拡張によって実現しました。トライステート DCI 機能は、メモリへの書き込み動作中に終端が未使用のときは切り離す、もしくは無効にする機能から派生したものです。

しかし、前世代では、入力バッファーは出力もしくはメモリへの書き込み動作中にも電力を消費していました。7 シリーズ FPGA では、入力バッファーもメモリへの書き込み動作 (出力) 中に無効にできます。これにより書き込みと読み出しが 50% の比率の場合には、50% の電力削減が可能になります (図18 参照)^。

図 18 : 入力バッファーと DCI ^{終端の無効化}

WP389_18_021011

Tristate

TERMINATION OFF

Input

OBUF

IBUF IOB

IBUF OFF

Output

OE

VCCO

PAD

Memory Write

Tristate

TERMINATION OFF

Input

OBUF

IBUF IOB

IBUF OFF

Output

OE

VCCO

PAD

Memory Read

(22)

このような機能を活用することで、メモリ書き込み中の電力の多くを削減できますが、メモリインターフェイスが読み出しあるいは書き込みを行っていない場合も考えられます。これはアイドル状態と考えられ、以前は DCI 終端および入力バッファーの両方がこの状態でも電力を消費していました。これを受けて、7 シリーズ FPGA では、DCI と入力バッファーの一方または両方を無効にする新機能が追加されています (図19 参照)。

7 ^{シリーズ} FPGA ^の場合、I/O はメモリからの読み出し動作のような必ず必要な場合にのみ電力を消費し、書き込み動作中もしくはアイドル状態の場合には電力を節約します。その結果、前世代の製品と比べて 50% の電力削減となり、以前の同等のインターフェイスと比較すると 75% 以上の電力削減となります (図20 参照)。

図 19 : バスがアイドル状態の場合は、入出力バッファーおよび DCI ^{終端を無効化}

図 20 : 7 ^{シリーズ} FPGA ^{の入力電力削減}

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Tristate

TERMINATION OFF

Input

OBUF

IBUF IOB

IBUF_OFF

Output

VCCO OE

PAD

BUS IDLE

35 30 25 20 15 10 5 0

Power (mW)

DDR2 1.8V DDR3 1.5V T_DCI (50% R/W)

Low Power Ref Receiver

Low Power IODELAY

IBUF and DCI Disable

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> 75% Reduction IDELAY

Referenced Receiver DCI

(23)

トランシーバーの電力削減

7 ^{シリーズ} FPGA のトランシーバーは、高性能と低ジッタを共に実現するよう最適化されており、低消費電力動作用の機能を備えています。各ファミリのトランシーバーは次のとおりです。

• Artix-7 FPGA GTP : ^最大 6.6Gb/s

• Kintex-7 FPGA GTX : ^最大 12.5Gb/s

• Virtex-7 FPGA GTH および GTZ : それぞれ最大 13.1Gb/s および 28Gb/s

それぞれのトランシーバーには、設計者がその動作を柔軟にカスタマイズし、消費電力と性能のバランスを調整できるようにする機能があります。

7 ^{シリーズの} GTP ^{および} GTH トランシーバーのアーキテクチャは再設計されており、Spartan-6 LXT と Virtex-6 HXT FPGA それぞれの GTP および GTH トランシーバーと比較すると、総消費電力が

>60% 削減されています。

Artix-7 ファミリに搭載されている GTP トランシーバーは最大 6.6Gb/s のデータレートをサポートし、コストと消費電力を重視するアプリケーションにおいて、最も低い消費電力を実現するよう最適化されています。1 つの GTP クワッドにある 4 つのトランシーバーを 3.125Gb/s の同一レートで動作させた場合の PMA の消費電力はたった 80mW ^です。

Virtex-7 XT および HT デバイスが備える GTH トランシーバーは、400G のラインカードなどチャネル数が非常に多く、かつ高性能なアプリケーションにおける消費電力を低減するよう最適化されています。

低ジッタ LC タンクと共有 PLL を使用し、1 つの GTH クワッドにある 4 つのトランシーバーを 12.5Gb/s の同一レートで動作させた場合の PMA ^{の消費電力は} 148mW ^{です。さらに、}Virtex-7 HT FPGA の GTZ トランシーバーは 28Gb/s のデータレートで、チャネルあたり 250mW の消費電力であ

りながら、十分きれいなデータアイを実現します。

7 シリーズトランシーバーのアーキテクチャには、LC タンクの電力を抑えた状態で、各トランシーバーのリングオシレーターを使用できる高い柔軟性があります。また、LC タンクとリングオシレーターの両方を使用することで、1 つのトランシーバーの TX と RX それぞれを異なるスピード/プロトコルで動作させることができます。つまり、1 つのクワッドで複数のレートのトランシーバーを混在させて使用することが可能です。

表7 で説明している手法を用いてトランシーバー全体の消費電力を低減させることができます。

表 7 : 7 ^{シリーズ} FPGA におけるトランシーバーの消費電力の削減

Reduction Technique Power Savings Reason for Xilinx Choice Bypassable DFE Turns off the decision feedback

equalizer (DFE) circuitry when not needed and uses the linear equalizer. The linear equalizer is much lower power than the DFE because of lower RX gain and minimal circuity. This is the Low Power Mode (LPM) of the receiver.

Many non-backplane applications do not need DFE, which burns extra power, so Xilinx gives designers a choice when servicing other applications.

Power Efficient Mode Source all four transceivers’

high-speed clocks from one LC tank in a quad since ring oscillators of the quad are powered down.

Reduces power for multi-lane protocols when all four transceivers of a quad are running at the same rate or division of that rate by 1, 2, 4, or