TSV
による
3
次元実装技術の動向
傳田
精一
†a)Present State of Three Dimensional Packaging Technology Using Through Silicon
Via
Sei-ichi DENDA
†a)あらまし 半導体デバイスの高密度化のためのTSV（シリコン貫通電極）を用いた実装技術について，基本的 なビア及びバンプの製作技術と構造の概要，製造工程中の製作ポイント，ビアミドルの技術的問題点，TSV の応 用例につき述べる．また最近注目されているモバイル機器に対するワイドIO への適用とメモリシステムの概況 を説明する．3D（3 次元）に対して，最近開発の活発な 2.5D と呼ばれるインターポーザを使用した構造と使用 材料について述べる．またTSV 用マイクロバンプの構造，チップ積層時の樹脂を用いたハイブリッドボンディ ング，有機樹脂のチップ間フィリングへの適用について調べ，更にTSV のチップ積層法の 3 種類の可能性の優 劣，3D 積層時のチップの厚さと反り現象の関連についても述べる． キーワード ビア，バンプ，インターポーザ，ハイブリッドボンディング
1.
ま え が き
TSV（シリコン貫通電極）は過去50年にもわたっ て進行してきた半導体の微細加工技術が限界に近づ きつつある中で，更なる高密度化・高機能化を進める ための立体的な3次元実装の中心となる技術である． 2000年初頭から研究が始まり，ASET（超先端電子技 術開発機構）などで精力的な技術開発が行われ，既に 10年近くを経過したが，その実用化は必ずしも期待さ れたほど進んでいなかった．その問題点はシリコンウ エハの加工工程が通常の工程より多くなり，特性向上， 高密度化，小型化は可能になるものの加工コストが上 昇するため価格要求の厳しい半導体では採用しにくい といわれていた． しかしその後フォトセンサへの応用では量産化され てその優位性が確認され，また2012年にはTSVチッ プによる大容量DRAMメモリや，TSVインターポー ザを使ったFPGAが発表され，実用製品としてその 優位性が認められた．そして同じ頃から急激に普及し 始めたスマートフォンやモバイル機器の性能を向上す †エレクトロニクス実装学会，東京都Japan Institute of Electronic Packaging, 3–12–2 Nishi-ogikita, Suginami-ku, Tokyo, 167–0042 Japan
a) E-mail: [email protected] るためには，TSVを使った広いバス接続（ワイドIO） が必要とされ，本年末から来年にかけてTSVチップ の搭載が増加すると予測されている．TSV加工プロ セスはこれまで多くの提案があり，標準プロセスは必 ずしも確立されてはいないが，現時点でほぼ標準と理 解されているものについて以下に述べる．
2. TSV
の製作技術
TSVの原理は薄いシリコンチップの表面から裏面 に小孔（ビア）を開けて，その中にシリコンから絶 縁された導体（銅）をめっきにより貫通させ，その上 下に接続用のSn等の電極（バンプ）を付けたもので ある．典型的な同一DRAMチップの8枚積層の外観 （旧NECエレクトロニクス）[1]を図1に示す． 従来のワイヤによる接続は全く見られない．TSVは ウエハ状態で作成され，その断面は図2のようにシリ コン酸化膜でシリコンから絶縁され，更に銅の拡散を 防ぐTiNなどのバリヤ膜をつけてから銅を充てんして いる．ビアの長さはシリコンチップと同じで約50µm， 直径は用途によって違い5µm∼50µmとなっている． ビアの深さ/直径をアスペクト比と呼び，大きいアス ペクト比ほどビアの作成は難しい． 2. 1 ビアの開孔と内壁処理 ウエハを置いた真空容器内で放電プラズマを発生図 1 DRAMチップの TSV による積層 Fig. 1 Stacked DRAM chips with TSV.
図 2 TSVの断面構造 Fig. 2 Cross section of TSV.
図 3 各種のビア形状 (a) 正常充てん (b) ボイド発生 (c) ス カロップ拡大 (d) コンフォーマル
Fig. 3 Various via shapes. (a) normal (b) with void (c) enlarged scallop (d) conformal.
させ，弗素系ガスを導入する反応性イオンエッチング （RIE）でビア孔を開ける．ビア位置を決めるには専用 の厚いフォトレジストかパターンを付けた酸化膜（ハー ドマスク）を使う．レジストの減少厚さとシリコンの エッチング厚さの比を選択比と呼び，通常50-100程 度である．ビア壁を垂直に近い形状にするために，ガ スを切り替えてエッチングとポリマー膜被覆を交互に 繰り返すボッシュプロセスが用いられる．このため壁 面にはスカロップと呼ぶ波状の微細な凹凸（図3 (c)） が発生する．スカロップが大きいと絶縁性等に問題が 発生するが，ガスの切り替えを早くするとスカロップ は無視できるほどに小さくなる．ポリマー膜を使わず 異方性エッチングのみでスカロップのないビアを開孔 する非ボッシュ法も開発されている． ビア内壁にはビアをシリコンから絶縁するためにシ リコン酸化膜（厚さ1-2µm）をCVD（化学的気相成長 法）で付けるが，ビアラストプロセス（後述）の場合は 250◦C程度の低温で成長させる必要があり，PECVD とTEOSによる低温酸化膜が使われる．その上に銅 原子の拡散を防止するためのTiN（厚さ100nm以下） などのバリヤ膜を，更にめっきの電極となる銅シード 膜（厚さ1-2µm）を付けるが，これらの膜はプラズ マを利用したスパッタリング法で作成する．スパッタ リングでは被着粒子がターゲットから直線的に飛ぶ ので，アスペクト比の大きいビアでは均一の厚さに 着かないため，再スパッタなどの処理法が提案されて いる． 2. 2 ビアの銅充てんめっき TSVのビアはアスペクト比が5-10と大きく，ボイ ド（空孔）やシーム（割れ目）なしでめっきによって充 てんするには，めっき条件の充分な検討が必要であり， 多くの実験が行われた．ビア充てんめっきではめっき 液（CuSO4）に含まれる促進剤（SPSなど），抑制剤 （Polyethylene Glycolなど），レベリング剤（JBGな ど）が重要な働きをしている．液の組成，印加電圧波 形，液の高速攪拌などとともにビアのサイズ，形状に も影響されノウハウが多いが，長期にわたる研究で技 術的にはほぼ完成しているといえる．典型的なめっき 時間は以前30∼40分かかったが，現在は15分を切っ ている．図3に各種のビアの断面を示す．(d)のコン フォーマルと呼ばれる非充てん内壁膜ビア（内部は樹 脂を充てん）は東芝が製品化している[2]．めっき時間 が長いと加工コストに影響し，更に大口径のウエハ用 には装置も大型化しているので，ビアめっきの高速化 が今後重要な要求になってくる． ビア充てんには銅の電解めっきがほぼ標準になって いるが，銅に替る新材料も幾つか発表がある．アルキ マーは薬液から銅の析出するelectrograftingと呼ぶ 一種の無電解技術を開発し，絶縁膜，バリヤ膜も液か らの析出が可能なのでオールウエットプロセスとして 発表している．ナプラの粉体合金技術はBi系の溶融 微粉末合金を比較的低温で，短時間にビア充てんが可 能として注目されている．また関西大は無電解銅めっ き技術を，東北大ははんだ合金充てんを開発している． CAEでは伝導性樹脂の充てんや非充てんビア技術を 報告している．将来的にはカーボンナノチューブも検
討されている．いずれも今後TSVとの整合性を完成 させていくであろう．
3.
ビアミドルとビアラスト
シリコンデバイスはウエハからパッケージまで長い 工程で作られる．工程中のどのポイントでTSVを作る かが重要であるが，可能性のあるものは5種類にもな りそれぞれ特長と問題をもっている．最近はこの中でビ アミドルとビアラストと呼ぶ，二つのポイントに集約 されて来たのでこれらについて説明する．まずビアミ ドルと呼ばれるプロセスは，通常の厚さ（300-500µm）のウエハプロセスで，配線工程（BEOL，back end of
line）の途中でウエハ上部からビアをウエハの中途（深 さ約60µm）まで開け，ビアの銅めっき後表面をCMP （化学–機械的研磨）で平坦にしてから残りの上部配線 （グローバル配線）を行い，配線最上部に銅バンプを つける． 次にウエハの強度保持のためにガラス，シリコンな どのサポート材をウエハの表面側に接着材で張り付 けてから，ウエハの裏面を機械的に研削してビアの裏 側の頭出しをする．このときビアの銅まで削ると銅が シリコン中に拡散するおそれがあるので，ビア直前で 研削を止めてから，プラズマエッチングでシリコンだ けを削ってビアを露出させバンプの形とし，この上に Snなどの溶融金属を付ける．図4にプロセスの概要 を示す． 通常ICの配線層は7-13層で作られるが下側部分は 微細配線，上側部分は比較的太く厚い配線になってい るので，配線に比べてはるかに大きいTSVは上部の 厚い配線に図5 (a)のように接続する[3]．ビアミドル プロセスはウエハプロセスの工程中に作るので，ウエ 図 4 ビアミドルプロセス Fig. 4 Via middle process.
ハプロセスをもつ半導体メーカーまたはウエハプロセ ス専門のファウンダリーで実行される． ビアミドルでの問題点として銅のprotrusion（突 出）現象がある．めっきされたビアの銅はめっき後の 配線製作の際絶縁膜の製作時の温度（300-400◦C）で 結晶が大きくなり，結果的に膨張して図5 (b)のよう に配線を切断する事がある[4]．これを防ぐためには CMP平坦化の前に400◦C程度でアニールする必要が あり，工程数が増える．
次にビアラストプロセスはFEOL（front end of
line）とBEOLの全ての配線を完了したウエハに，サ ポートを付けて裏面を研削して薄化した後，裏面から ビアを作成する．ビア底部は配線の最下層に接続す る．ビアラストによるチップの例として，エルピーダ の2GビットDRAMチップ[5]を図6に示すが，ト レンチファーストと呼ぶリング状絶縁層を用い，銅 のビアラスト充てん構造を取っている．このチップは DDR3（高速型）であるが，TSV端子はチップの中央 部に1200個を配置し後述するワイドIO規格になっ ている． ビアラストの場合銅はビアに充てんしなくても膜状 のコンフォーマルにすることも可能である．ビアラス 図 5 ビアミドルにおけるビア接続 (a) ビアの上部配線へ の接続 (b) 銅ビアの突出
Fig. 5 Via connection in via middle process (a) Via connection to copper wiring (b) copper pro-trusion.
図 6 トレンチファースト–ビアラスト DRAM チップ Fig. 6 Trench-first via last DRAM chip.
トプロセスは完成ウエハに対してTSVを作成するた め，半導体メーカーでなく，ウエハプロセスをもたな い実装専門メーカーまたは他業種の例えば装置・材料 メーカーでも製作可能である．最近は実装専門メー カー(OSAT：outsourced assembly and test)が専門 化，大型化してTSV工程を含むMEOL（middle end
of line）と呼ばれる工程を取り込む傾向が増えたため， ビアラストプロセスが注目されている．
4. TSV
のワイド
IO
への応用
TSVは既に幾つかの製品に応用されているが，量 産品としてはまだ少ない．しかし2011年からこの状 況が変わりつつある．急速に普及が進み大量に販売さ れているスマートフオンやモバイル機器への適用が急 がれているためである．これらは高解像度のディスプ レーをもち，動画などを大量に扱い，そして電池の消 費が少ないことが強く要求されている．この要求に対 してTSVの適用が有効なことは確認されていて，で きるだけ早い製品化が期待されている．TSVを使う と従来のワイヤ接続では扱えないメモリチップとプロ セッサチップのバスを短距離で接続でき，バンド幅と 呼ぶデータ伝送量を飛躍的に増大させ，また比較的低 速の信号伝送でよいために電力消費が少なく，電池の 充電回数が少なくて済む．これをワイドIO（広いバ ス接続）と呼ぶ． DRAMメモリとプロセッサの接続にTSVを使う構 造とTSVの配置を図7に示す．これはJEDEC（米 国の規格団体）で策定された標準ワイドIO構造であ り，データの転送能力を示すバンド幅は12.3GBpsで 現行スマートフォンの2-4倍になっている．メモリは 図 7 標準ワイド IO の構造と TSV 配置 Fig. 7 Wide IO device configuration and TSVlocation. 1チップの場合もある．標準的にはTSV数は512ビッ トバスで差動接続のために約1200本となり，バンプ ピッチは40µmと微細になり，これをチップの中央付 近に集中させる配置になっている．DRAMメモリに ついては前述のように既にTSVの付いた2Gビット のチップが完成しているが，プロセッサへのTSV適 用については各社開発中である．次期モデルとしては バンド幅30GBpsのワイドIO-2が開発中である．こ れはバス幅には変更がないがメモリ側の速度を速くし た構成になっている．将来モデルとして更に広い4000 ビットの超ワイドバスで，バンド幅100GBpsのデバ イスについてはASETで開発中である． ワイドIOの標準構造は図7に示したが，他にも幾 つかのバリエーションがある．これらを図8に示す． 標準構造はメモリチップの表面側とプロセッサチップ の裏面側を接続している．これをF to B（front to back）と呼ぶ．図8の(a)は表面–表面の接続でF to F（front to front）と呼ぶ．(b)は中間にインターポー ザ（トランジスタのない，TSVのみのチップ）を介し たF to F，(c)はインターポーザ上に平面的に2種類 のチップを載せた2.5D構造（後述）と呼ばれる．(a) の特長はメモリ–プロセッサ間はフリップチップ形の バンプ接続（メモリ内はTSVが必要）でTSVは不 要になり．プロセッサから下の基板へはTSVの本数 が少なくてすむ．ただしこのTSVはプロセッサの速 度例えば1-2GHzの信号が通過するので，TSVの容 量などが影響して速度が低下するという問題がある． (b)はワイドバスの本数が増えた場合，プロセッサ の表面再配線だけでは処理できず，またトランジスタ 直上にバンプを作りにくいことから，インターポーザ 内で配線処理をするために考案されたものである．前 図 8 ワイド IO の各種構造 Fig. 8 Possible wide IO structures.
述のASETの超ワイドバスはこの構造を採用してい る．(c)の2.5D構造については最近注目されているの で以下に述べる．
5. 2.5D
構造とインターポーザ
TSVを適用するためのチップのパターン設計は大 きく変更する必要があるが，既存のチップへの適用に ついてはDRAMの場合はメモリセルを周辺に，中央 部にTSVを配置できる．CPUやロジックに対しては TSVの中央部への配置は問題があると云われ，実施 例はまだ少ない．そのためTSVの利点を活かしなが ら，既存チップに対応する方法として2.5D構造が提 案された．2.5Dという用語はやや不自然ではあるが， 3D用のTSVをもつインターポーザを使っていると いうイメージから使われる．シリコンインターポーザ はシリコンチップと同じ熱膨張係数をもち，表面配線 密度が有機基板に比べてはるかに（例えば幅5µm）微 細にでき，数層の配線層内での複雑な結線も可能であ る．インターポーザ上に載せるチップは既存のフリッ プチップでよい．（メモリについては必要に応じて複数 のTSVチップが使われる）． 2.5Dの代表的な例であるXilinxのFPGAデバイ スを図9に示す[6]．FPGAチップ4個を100µm厚 のインターポーザに載せ，大きいシングルチップ使用 より高歩留りで，パッケージデバイスの配線基板への 配置に比べてチップ間距離が短いため良好な高周波特 性が得られている．同一チップの集積をホモジニアス， 異種チップの集積をヘテロジニアスと呼んでいる．更 にインターポーザを厚くすることで有機サブストレー トを省略する試みも行われている 4.で述べたワイドIOについても2.5Dの可能性が 検討されている．この場合メモリとプロセッサ間は TSVでなく多数（1200本）の表面配線で接続するが， その長さはチップのパターンにより異なり，最長でチッ プ辺長の半分程度（8mm角チップで4mm）になる． TSVに比べて長くなるが動作周波数が低いため，電 力損失はそれほど大きくならないで高バンド幅が得ら れる．メモリにはTSVが作られるがプロサッサには 必要がないので，疑似的ワイドIOが安価にできる可 能性がある． シリコンインターポーザはトランジスタを含むアク テイブチップに比べて微細加工が不要なので，ファウン ダリーだけではなく，異業種でも作れるので注目され ている．材料的にも多結晶シリコン，ガラスなどが使 図 9 FPGAホモジニアス 2.5D 構造 Fig. 9 Homogeneous 2.5D with FPGA chips.図 10 ガラスインターポーザ (a) 2.5D 構造 (b) ビア開 口表面 (c) ビア断面
Fig. 10 Glass interposer (a) 2.5D structure (b) via top (c) via cross section.
用可能と考えられ，ガラスインターポーザの開発が精 力的に進められている．ガラスはシリコンより安価で 熱膨張係数の問題がなく，ビアの開口にはレーザまた は化学エッチングが使えそうである．ガラスインター ポーザを使った集積デバイスの例とTGV（through glass via）の状況を図10に示す．また有機基板で微 細配線が可能ならばワイドIOに対しても更に有利な ので，新しい有機基板材料で低熱膨張の，例えばポリ イミドなどが検討されているが，適切なコストで使用 可能かどうかが問題となっている．
6.
メモリシステムへの
TSV
の適用
TSVはメモリチップに対して比較的適用が容易であ り，前述のように既に製品化されている．ワイドIOの ようにこのTSVメモリをプロセッサ等と組み合わせ てシステム化する試みも多い．代表例にサーバー用 に設計されたマイクロンのHMC（Hybrid Memory Module）がある[7]．これは図11のように有機基板上 にTSVを使って積層した6枚のDRAMチップとプロ セッサを搭載したもので，小型で大容量（123GBps）図 11 ハイブリッドメモリキューブ Fig. 11 Hybrid memory cube.
図 12 CPU–メモリの放熱構造 Fig. 12 Heat radiation in CPU-memory system.
のサーバー用メモリとしている．メモリチップ1枚は 16個のスライスに分割され，全体として64個のメモ リとなり，メモリスタックの下部のロジックチップに より並列動作を制御している．TSVは各スライスの 中央部に配置されている．メモリスタックとプロセッ サチップの間は高速リンクでつないでいる．HMCは 2.5D類似の構造ではあるが2.5Dとは異なり，またワ イドIOともいえないが次世代メモリシステムの方向 を示している． パソコン，サーバー等のCPUは高速動作のために 発熱が大きい．3Dでは熱放散構造や冷却構造が重要 になり，冷却チャネルのチップ内配置なども研究され ている．また前述のワイドIO構造ではメモリを上部 に置いたが，パソコン用ではCPUの発熱のため，メ モリのTSVに大きな電流を流す必要があるが，放熱 器を付けたプロセッサを上に置くことが数年前から検 討されている．図12にこの例を示す．
7.
マイクロバンプ
TSVは数多くの端子をチップの狭い領域に配置す る必要があるので，TSVのバンプピッチは従来のフ リップチップの場合約150-200µm程度に対して，約 40-50µmと狭くなるのでマイクロバンプと呼ぶ．実験 図 13 マイクロバンプの例 Fig. 13 Examples of microbump.図 14 銅ピラーバンプ Fig. 14 Copper pillar bump.
的には径5-10µmまで試みられている．従来のはんだ バンプははんだ金属の量が多く，バンプ接続時にはは んだが溶解して金属部（主として銅）に接合する．し たがってバンプ自体の融点ははんだ金属の融点，例え ば232◦Cになる．TSVの場合バンプの間隔が狭いた め，はんだ（Sn，Sn-Ag，Inなど）の量が多いとバン プ間ショートが起こるので，はんだ量は少なくする． この場合はんだは少量のため全てがバンプの銅と金 属間化合物（intermetallic compound，IMC）例えば Snの場合Cu6Sn5を作り，融点は上昇（∼600◦C）す るので，バンプの再溶融はできない．この現象はチッ プ積層時には有利であるが，接合強度としてははんだ がストレスを吸収できないので不利になる．図13に マイクロバンプの数例を示す． TSVバンプは径も小さくなるが高さも低くなり，特 にチップを有機基板上にボンディングするとき，配線 の厚さや基板の凹凸を吸収できなくなる．このためバ ンプの銅をめっきによって高くする．これを銅ピラー と呼ぶ．図14に銅ピラーバンプの例を示す．
8.
チップ間フィリング
従来のフリップチップではボンディング後基板との 間隙は30-50µmあり，そこに流動性の樹脂（アンダー フィル）をチップ側面から注入して充てん硬化し，機 械的保護と気密性確保を行っていた．しかしTSVで は間隙は数µmとなり樹脂の流動性では注入できない．図 15 ハイブリッドボンディング Fig. 15 Hybrid bonding.
そのため図15に示すようにあらかじめ下側チップ面 に樹脂を塗布し，加熱した状態で，上チップを液状の 樹脂を通してボンディングしてから樹脂を硬化させる． これをハイブリッドボンディングと呼び，樹脂を前塗 布アンダーフィル（preapplied underfill）と呼ぶ． チップ上にチップをボンディングするときは，前塗 布アンダーフィルは使えない．このためチップ分離 前にウエハに樹脂を塗布し，ある程度加熱してBス テージ状態にして流動性をなくしてからダイシング し，チップを分離してボンディングする．この樹脂を インターチップフィル（Inter Chip Fill，ICF）と呼 ぶ．フィルム状のNCF（Non Conductive Fill）も使 われる．バンプはこの樹脂が存在している状態で接合 する必要があるので，樹脂を挟み込まないように流動 性，ガラス転移点などを調整してボンディング状態に 適合させる必要があり，従来のアンダーフィルでは使 えないので化成品メーカーで開発が進んでいる．
9.
チップの積層
3D構造を完成するにはTSVチップを積層してボン ディングするが，半導体デバイスはできるだけウエハ 状態で加工するのが原則であり，TSV積層もウエハ で積層してからダイシング分離するのが望ましい．こ れをW to W（wafer to wafer）と呼ぶが，ここには 半導体の宿命である歩留りの累計が影響し，更にボン ディング歩留りも考慮せねばならない．W to Wの実 験は幾つか行われたが，3枚のウエハ積層では85%程 度の歩留りとなった．現時点では3枚の積層は現実的 ではない．しかし2チップ積層のデバイス例えば1メ モリチップのワイドIOの可能性もあり，2枚ウエハ 積層プロセスの3D構造が早期に実用化するかも知れ 図 16 C to Cによる積層チップの断面 Fig. 16 Cross section of chip to chip integration.ない． 複数の良品チップを積層するのは最も確実で，C to C (Chip to Chip)と呼ばれ，例えばエルピーダの DRAMでは既に製品化されている．チップの位置合 わせはダイボンディングの画像認識機能を利用し，不 活性ガス中で加熱，加圧ボンディングする．最終工程 のモールディングとBGAバンプ加工は，多数のチッ プスタックを並べて同時に行ってからダイシングする． C to Cは確実ではあるが工程数が増加し，やや製造 コストが高くなるのは避けられないが，当面試作品や 少量生産品はC to Cになるであろう．図16はC to Cによるチップ積層の断面を示す[8]． 次の積層法はC to W (Chip to Wafer)で，1枚の ベースウエハ上に良品チップを積層する．ウエハ全面 にボンディングすれば，ベースのウエハと同じ歩留り になるが，ベースウエハの測定で良品チップの位置が 判れば，その上だけに積層できる．C to Wは既に多 くの実験が行われていて，ウエハ全体をモールドする WLP（Wafer Level Package）技術も使えるので将来
的には有利である．C to Wは別プロセスとして，撥 水性膜をプリントした自動位置合わせ[9]やウエハに 厚チップの表面側をボンディングし，研磨薄化してビ アの頭出し加工するプロセスも東北大などから発表さ れている．
10. 3D
積層のそり現象
3D構造はほとんどの場合従来と同じく有機基板 上 に 搭 載 す る ．シ リ コ ン と 有 機 基 板 は 熱 膨 張 係 数 (CTE)が大きく違い，信頼性に大きな影響を与える． フリップチップではチップと基板のCTE差による反 り（warpage）によって，バンプにストレスを与えて 破壊やオープン不良を引き起こす．3Dでは複数枚の チップが集積されているので，現象はより複雑になる． 本来TSVチップはビア長さを短くするためにチップ図 17 チップ積層状態と反り (a) 厚チップ上側 (b) 薄チッ プ上側 (c) 実デバイス
Fig. 17 Chip warpage depends on chip thickness (a) thick chip top (b) thin chip top (c) ac-tual device. をできるだけ薄くする．一方TSVの不要なチップは 薄化する工程を省くため厚いまま使いたい． DRAMチップは同一チップを集積するのでこの問 題は軽減されるが，他用途の3Dでは上記の理由か ら厚チップと薄チップの混在は避けられない．薄チッ プはチップ自体が機械的に弱いのでストレスによって 曲げられるが厚チップは曲がりにくい．結果として厚 チップのバンプにはより大きなストレスがかかる．結 局薄チップを上側にする方が安全で逆に厚チップを上 側にすると信頼性が低下する．前述のようにTSVの マイクロバンプは接着強度が弱いのでこの問題はより 重要である．一例として3Dロジックデバイス[3]を 図17 (c)に示すが，上側チップ（厚チップ）は500µm， 下側チップ（薄チップ）は25µm厚なので厚い金属パッ ケージを使っている． 前述した2.5D構造でインターポーザを使う場合， インターポーザは100µm前後が標準となり，上側に厚 いチップが乗ると，やはり弱い構造になるため，前述 のXilinxのFPGAデバイスも金属パッケージを使っ ている．この問題は2.5D構造のコストに影響しそう である．
11.
む す び
TSV関連の重要なテーマと現状について述べたが， このほかにも学会論文，シンポジウム，セミナー，イ ンターネット等で数多くの技術情報が発表されている． 重要なものとしては薄ウエハへのサポートの貼付と取 外し，ビア充てんめっき後の表面CMP，積層構造の 熱対策用の冷却構造，TSV製造装置の改良，等があ るが紙面の都合で取り上げなかった． 文 献[1] Y. Kurita, S. Matsui, and N. Takahashi, “A 3D stacked memory integrated on a logic device using
SMAFTY technology,” 2007 ECTC, pp.821–828, May 2007.
[2] M. Sekiguchi and K. Takahashi, “Novel low cost inte-gration of through chip interconnection and applica-tion to CMOS image sensor,” 2006 ECTC, pp.1367– 1374, May 2006.
[3] M.G. Farooq, “3D copper TSV integration, test-ing and reliability,” IEDM 2011, pp.7.1.1–7.1.4, Dec. 2011.
[4] B. Goodlin, “Process Technology Explosion,” NCCAVS Meeting, p.7, Dec. 2010.
[5] “次世代 Mobile DRAM のサンプル出荷，”エルピーダ ニュースルーム，Dec. 2011.
[6] R. Chaware and K. Nagarajan, “Assembly and re-liability challenge in 3D integration of 28nm FPGA die on a large high density 65nm passive interposer,” 2012 ECTC, pp.279–283, May 2012.
[7] J.T. Pawlowski, “Hybrid memory cube (HMC),” Hotchips 23, pp.1–24, Aug. 2011.
[8] T. Watanabe, “TSV technology for 3D DRAM,” Semicon Taiwan 2011, Sept. 2011.
[9] T. Fukushima and Y. Ohara, “Self-assembly tech-nologies with high-precision chip alignment and fine-pitch microbump bonding for advanced die-to-wafer 3D integration,” 2011ECTC, pp.2050–2055, May 2011. （平成 25 年 4 月 5 日受付，10 月 10 日公開） 傳田 精一 1954信州大学工卒．通産省電気試験所， サンケン電気株式会社，元コニカ株式会社 現在，エレクトロニクス実装学会名誉顧問， 長野県工科短大客員教授．
