SLB ASIC

SLB ASICのブロック図を図4.13に載せる。SLB ASICは大きくわけて、トリガー部とリー ドアウト部からなる。以下、それぞれ分けて説明する。

JTAG

Instruction Data Registers Tap

BSC160ch Mask1

Delay Test Pulse Pattern Mask2 DEMUX MUX

matrix WD matrix SD matrix WT matrix ST matrix EI/FI

BSC40

Test P ulse Delay

BSC

4

Event Counter

BCID Counter

L1B (BCID)

Level 1 Buffer (Input Data, 160ch)

BSC 4

L1B (Trigger)

Derandomizer 126bit

PSC (NXT-BC) [EVID(4) BCID(12) InputData(160) T rigger(40)]

PSC (CUR-BC) [EVID(4) BCID(12) InputData(160) T rigger(40)]

PSC (PRV-BC) [EVID(4) BCID(12) InputData(160) T rigger(40)]

PSC (Status) [SLBID(5) MTYPE(3) OVFLW (8) SE U(1) 199’ b0]

Control P art

Input P art Trigger P art

Read O ut P art

ABCDTTC

Module T ype TPG Trig

L1A ECR

BCR

CLK

Input Data

Trigger Output Data

4bit

12bit

160bit 40bit

Start bit Stop bit

Delay Selector

図4.13: SLB AISCのブロック図

PPからのインプットを受け取り、トリガーに渡す部分とリードアウト（デランダマイザ）に渡す部分に分かれて いる。

トリガー部

ワイヤかストリップ、DoubletかTripletなどによって5種類のコインシデンスマトリックス

（ワイヤDoublet、ストリップDoublet、ワイヤTriplet、ストリップTriplet、EI/FI）を切替えて 使用する。コインシデンスウィンドウは、ワイヤが±7^{、ストリップが}±3channel^{である（図} 4.14）。Triplet、Doubletにはそれぞれ、2/3（Stripは1/2）、3/4のコインシデンス条件が課され る。また、PP ASICからの信号に1/2clock単位でディレイをかける機能や、各チャンネルをマ スクする機能、連続したチャンネルにヒットがあった時にその中の一つのチャンネルだけから 信号を出力させる機能（デクラスタリング:図4.15参照）、さらにSLB ASIC以降のエレクトロ ニクスの診断やタイミング調整を行うためのテストパルスを出力する機能も持っている。設定 はJTAGで行われる。

0 A B

C D

X Y

X = Y = A & C + A & D + B & D

12x2 (middle doublet) inputs

4x2 (pivot doublet) inputs

R

8 outputs to encoder section

b C = a & b & c + a & b & c a

c

-1 -2 -3 -4 -5 -6

-7 1 2 3 4 5 6 7

OR’ed Y

OR’ed X C

Coincidence Window(-7-+7)

図4.14: Wire Doubletの場合のコインシデンスマトリックス

ワイヤのコインシデンスウィンドウは±7^{から構成されている。}[6]

図4.15:デクラスタリング

多くの連続したヒットがあった場合、その中の1つのチャンネルからのみ信号を取り出す。[6]

リードアウト部

リードアウト部は、LVL1トリガーの判定を受けたデータの読み出しを行う部分である。主 にLVL1バッファとデランダマイザにより構成される。データはLVL1バッファと呼ばれる、

幅212bit、深さ128段のシフトレジスタに蓄えられる。212bitの内訳は入力データ160bit、ト リガーパートの出力40bit、バンチ・カウンタ値12bitとなっている。このデータはCTPからの L1Aが与えられるまでの時間保持され、L1Aが与えられると該当するデータとその前後1バン チずつの、計3バンチ分のデータにそれぞれ、イベントカウンタの値（4bit）が付加されデラ ンダマイザにコピーされる。デランダマイザにコピーされるとすぐに、3バンチ分のデータは 別々にシリアルに変換しSSWに送られる。

4.3.4 JRC

JRCは2系統の入力ポートと7系統の出力ポート、それらをコントロールするための2系統の JTAGポートを持つスイッチングルータである。それぞれのラインは、TRST、TCK、TMS、TDI、 TDOの5つの信号から成る。2系統の入力ポートはSSWとeLMBからのもので、図4.16のよ うにCA JTAG（またはCB JTAG）がJRC内のスイッチをコントロールすることで、Q1∼Q7の ポートのうち1つを選択してDA JTAG（またはDB JTAG）の信号をそのまま出力する。JRC は、PP ASIC/SLB ASICにアクセスするためのインターフェイスであり、PP ASIC/SLB ASIC の設定はJRCを中継して行われる。7系統の出力ポートは、4つがPP ASICへのもので、3つ がSLB ASICへのものである。

JRCはAntifuse FPGAを使っている。

/DA_TRST DA_TCK DA_TMS DA_TDI

DA_TDO

Q2_TDO Q2_TDI Q2_TMS Q2_TCK /Q2_TRST

Q1

Q3 Q4 Q5

Q6 Q7 CA_JTAG

DB_JTAG

CB_JTAG

図4.16: JRC内部の模式図

2系統の入力と、7系統の出力から成り立っている。そのルートを2つのコントロールラインから行う。[13]

4.3.5 DCS

DCSはeLMBと呼ばれるサブモジュールを使用し、ADC（Analog-DigitalConverter）やDAC

（Digital-Analog Converter）が搭載され、センサーからの信号をデジタル化してモニタし、制御 用のアナログ信号を作り出せる。具体的には、温度モニタ、エレクトロニクスの電圧・電流モ ニタ、チェンバー位置モニタ、TGCのアノードに印加するHV（High Voltage）電源電圧のモニ タとコントロール、ASDの閾値電圧の設定などを行う。eLMBはCANバス^§を通じてデータの 読み書きが行われる。図4.17にDCSの写真を載せる。

§CAN（Controller Area Network）はマルチマスターのシリアルバスシステムで、アドレスの概念がなく、送信側 は識別子を付けてメッセージを配信し、受信側はその識別子を見てメッセージを受信するかを決めるプロトコル。

図4.17: DCS