2. 機能仕様
2.3 メモリ
2.3.1 R7S72100 内蔵 RAM
R7S72100は、内蔵メモリとして高速アクセス可能な2Mバイトの高速RAMと10Mバイトの大容量内蔵
RAM、128Kバイトのデータ保持用RAMを搭載しています。
2.3.2 NOR フラッシュメモリインタフェース
RTK772100BC00000BRは、ユーザプログラムの保存用として表2.3.1に示すNORフラッシュメモリ×2個 を標準実装しています。NORフラッシュメモリの制御は、R7S72100に内蔵されているバスステートコント ローラ（BSC）で行います。NORフラッシュメモリとは、16ビットバス幅で接続しています。
R7S72100のアドレス端子（A23-A18）は、SPIマルチI/Oインタフェース（SPIBSC）チャネル1端子と共 用端子です。NORフラッシュメモリを使用する場合、シリアルフラッシュメモリ3は使用できません。JP8 を取り外してください。
また、R7S72100のアドレス端子（A16）は、ルネサスSPDIFインタフェース（RSPDIF）端子と共用端子 です。NORフラッシュメモリを使用する場合、TOSLINKコネクタは使用できません。
図2.3.1にNORフラッシュメモリのブロック図を、表2.3.2にジャンパJP2、JP5、JP6、JP8の機能設定表 を示します。
表2.3.1 NORフラッシュメモリ概要
型名 バスサイズ 容量 アクセス時間
S29GL512S10T 16ビット 64Mバイト（16ビット×32Mワード） 100ns
R7S72100 CPUボード RTK772100BC00000BR（GENMAI） 2. 操作仕様
図2.3.1 NORフラッシュメモリブロック図
表2.3.2 ジャンパJP2、JP5、JP6、JP8機能設定表
ジャンパ 1-2 2-3またはOpen
JP2 P8_8をA16出力端子として使用（初期設定） P8_8をSPDIF_IN入力端子として使用
JP5 P7_0をMD_BOOT2入力端子として使用 P7_0をCS0出力端子として使用（初期設定）
JP6 P3_7をLCD1_EXTCLK入力端子として使用 P3_7をCS1出力端子として使用（初期設定）
JP8 P8_13をSPBSSL_1出力端子として使用 P8_13をA21出力端子として使用（初期設定）
【注】 は設定機能を示します。
R7S72100（U1） NORフラッシュメモリ1（U2）
16
A24-A20 DQ15-DQ0 P6_15-P6_0 / D15-D0
3.3V
P7_8 / RD#
P7_6 / WE0# / DQMLL NC
CE#
OE#
WE# RY/BY#
RESET# RES#
WP#
注：赤字は使用機能を示します
P9_1-0 & P8_15-13 / A25-A21
A19-A16
P7_0 / MD_BOOT2 / CS0#
3.3V 2 1
3
JP5
3.3V
DIP SW1-3 5 4
P3_7 / LCD1_EXTCLK / CS1#
NORフラッシュメモリ2（U3）
A24-A20, A15 DQ15-DQ0
3.3V
3.3V
NC CE#
OE#
WE# RY/BY#
RESET# RES#
WP#
A19-A16, A14-A0
3.3V 3.3V 2 1
3
JP6
CLK Socket（X9）
：未実装を示します
A17 : TOSLINKコネクタへ 1
A23-A18 : シリアルフラッシュメモリ3へ 6
拡張コネクタへ 45
JP8
A21 SPBSSL_1
2 3 1 JP2
P8_8 / A16 / SPDIF_IN P8_7-0 & P7_15-9 / A15-A1 P8_12-9 / A20-A17
TOSLINKコネクタへ A15
A14-A0 15
R7S72100 CPUボード RTK772100BC00000BR（GENMAI） 2. 操作仕様
図2.3.2に、NORフラッシュメモリライト・リードアクセスタイミング例を、表2.3.3に、R7S72100のバ スクロックが66.67MHz動作時のバスステートコントローラの設定（ライト・リード）を示します。
図2.3.2 NORフラッシュメモリライト・リードアクセスタイミング例
表2.3.3 バスステートコントローラ設定（NORフラッシュメモリ ライト・リード）
ユーザ領域 対象デバイス バスステートコントローラ設定
CS0、CS1 S29GL512S10T ■CSn空間バスコントロールレジスタ（CSnBCR）（n＝0、1）
・初期値：H'36DB 0C00（ブートモード0の場合）
・推奨設定値：H'1000 0C00
‐ライト-リード/ライト-ライトサイクル間アイドル指定：
IWW[2:0] = B'001；1アイドルサイクル挿入
‐別空間リード-ライトサイクル間アイドル指定：
IWRWD[2:0] = B'000；アイドルサイクルなし
‐同一空間リード-ライトサイクル間アイドル指定：
IWRWS[2:0] = B'000；アイドルサイクルなし
‐データバス幅指定：
BSZ[1:0] = B'10；16ビットバス幅
■CSn空間ウェイトコントロールレジスタ（CSnWCR）（n＝0、1）
・初期値：H'0000 0500
・推奨設定値：H'0000 0B40
‐アドレス, CSn#アサート→RD#, WEn#アサート遅延サイクル数：
SW[1:0] = B'01；1.5サイクル
‐アクセスウェイトサイクル数：
WR[3:0] = B'0110；6サイクル
‐外部ウェイトマスク指定：
WM = B'1；外部ウェイト入力無視
‐RD#, WEn#ネゲート→アドレス, CSn#ネゲート遅延サイクル数：
HW[1:0] = B'00；0.5サイクル
R7S72100 CPUボード RTK772100BC00000BR（GENMAI） 2. 操作仕様
2.3.3 SDRAM インタフェース
RTK772100BC00000BRは、外部SDRAMとして、表2.3.4に示すSDRAM×2個を標準実装しています。
SDRAMの制御は、R7S72100に内蔵されているバスステートコントローラ（BSC）で行います。SDRAMと
は16ビット幅で接続しています。なお、RAS出力端子はCRx2入力端子と共用端子のため、SDRAMを使用 する場合は、JP1を設定する必要があります。
図2.3.3にSDRAMのブロック図を、表2.3.5にジャンパJP1の機能設定表を示します。
表2.3.4 SDRAM概要
仕様 内容
型名 IS42S16320B-75
構成 64Mバイト（8Mワード×16ビット×4バンク）×2個
容量 64Mバイト
アクセス時間 7.5ns
CASレイテンシ 2（システムクロック66.67MHz時）
リフレッシュ間隔 64ms毎の8192リフレッシュサイクル ロウアドレス A12-A0
カラムアドレス A9-A0
バンク数 BA0, BA1で制御する4バンク動作
R7S72100 CPUボード RTK772100BC00000BR（GENMAI） 2. 操作仕様
図2.3.3 SDRAMブロック図
D15-0, A15-1, WE0 : NORフラッシュメモリへ
SDRAM1（U4）
R7S72100（U1）
16 DQ15-DQ4
P6_15-P6_0 / D15-D0
P7_1 / CS3#
P7_2 / CRx2 / RAS#
P7_3 / CTx2 / CAS#
P7_4 / CKE
A6-A0
RAS#
CAS#
CKE CS#
CKIO P7_5 / RD/WR#
P7_6 / WE0# / DQMLL P7_7 / WE1#/DQMLU
CLK WE#
LDQM UDQM
注：赤字は使用機能を示します
P8_5-P8_0 / A13-A8 P7_15-P7_9 / A7-A1
BA1-BA0 拡張コネクタへ
40
：未実装を示します
32
JP1 P8_7-P8_6 / A15-A14
A12-A7 2
6 7
SDRAM2（U5）
DQ15-DQ4
A6-A0
RAS#
CAS#
CKE CS#
CLK WE#
LDQM UDQM BA1-BA0 A12-A7
3.3V
3.3V
3.3V
3.3V 3.3V
3.3V
3.3V P5_8 / CS2#
CANトランシーバへ 2
3.3V
R7S72100 CPUボード RTK772100BC00000BR（GENMAI） 2. 操作仕様
表2.3.5 ジャンパJP1機能設定表
ジャンパ 1-2（Short） None（Open）
JP1 P7_2をCRx2入力端子として使用 P7_2をRAS出力端子として使用（初期設定）
【注】 は設定機能を示します。
図2.3.4にSDRAMシングルリード／ライトタイミング例を、表2.3.6にR7S72100のバスクロックが
66.67MHz動作時のバスステートコントローラの設定を示します。
図2.3.4 SDRAMシングルリード／ライトタイミング例
R7S72100 CPUボード RTK772100BC00000BR（GENMAI） 2. 操作仕様
表2.3.6 バスステートコントローラ設定（SDRAMリード・ライト）
ユーザ領域 対象デバイス バスステートコントローラ設定 CS2、CS3 IS42S16320B-75 ■CSn空間バスコントロールレジスタ（CSnBCR）（n＝2、3）
・初期値：H'36DB 0C00
・推奨設定値：H'0000 4C00
‐メモリ指定： TYPE[2:0] = B'100；SDRAM
‐データバス幅指定： BSZ[1:0] = B'10；16ビットバス幅
■CSn空間ウェイトコントロールレジスタ（CSnWCR）（n＝2、3）
・初期値：H'0000 0500
・推奨設定値：H'0000 0480（CS2）、H'0000 2492（CS3）
‐プリチャージ完了待ちサイクル数：
WTRP[1:0] = B'01；1サイクル
‐ACTVコマンド→READ（A）/WRIT（A）コマンド間ウエイトサイクル数：
WTRCD[1:0] = B'01；1サイクル
‐エリア3CASレイテンシ：
A3CL[1:0] = B'01；2サイクル
‐プリチャージ起動待ちサイクル数：
TRWL[1:0] = B'10；2サイクル
‐REFコマンド/セルフリフレッシュ解除→ACTV/REF/MRSコマンド間アイドルサイクル数：
WTRC[1:0] = B'10；5サイクル
■SDRAMコントロールレジスタ（SDCR）
・初期値：H'0000 0000
・推奨設定値：H'0012 0812
‐リフレッシュ制御：
RFSH = B'1；リフレッシュを行う
‐リフレッシュ制御：
RMODE = B'0；オートリフレッシュ
‐バンクアクティブモード：
BACTV = B'0；オートプリチャージモード
‐エリア3ロウアドレスビット数：
A3ROW[1:0] = B'10；13ビット
‐エリア3カラムアドレスビット数：
A3COL[1:0] = B'10；10ビット
■リフレッシュタイマコントロール/ステータスレジスタ（RTCSR）
・初期値：H'0000 0000
・推奨設定値：H'A55A 0010
‐クロックセレクト：
CKS[2:0] = B'010；CKIOφ/16
‐リフレッシュ回数：
RRC[2:0] = B'000；1回
■リフレッシュタイムコンスタントレジスタ（RTCOR）
・初期値：H'0000 0000
・推奨設定値：H'A55A 0020
1サイクル＝240nsec（66.67MHz/16 = 4.166875MHz）
本SDRAMのリフレッシュ要求間隔：7.8125μsec / 回
7.8125μsec / 240nsec = 32（H'20）サイクル / リフレッシュ回数
R7S72100 CPUボード RTK772100BC00000BR（GENMAI） 2. 操作仕様
2.3.4 シリアルフラッシュメモリインタフェース
RTK772100BC00000BRは、表2.3.7に示すシリアルフラッシュメモリ×3個を標準実装しています。シリア ルフラッシュメモリの制御は、R7S72100に内蔵されているSPIマルチI/Oバスコントローラ（SPIBSC）で行 います。ブート時（ブートモード3）にはシリアルフラッシュメモリ1からデータ（プログラム）を読み出し ます。
シリアルフラッシュメモリ1とシリアルフラッシュメモリ2への同時アクセスにて8ビット幅を実現しま す。
シリアルフラッシュメモリ3のCS端子はアドレスA21と共用端子のため、シリアルフラッシュメモリ3 を使用する場合、NORフラッシュメモリは使用できません。
また、シリアルフラッシュメモリ3のSPBCLKを66.67MHzで使用する場合、R41を取り外してくださ い。
図2.3.5にシリアルフラッシュメモリのブロック図を、表2.3.8にJP7、JP8の機能設定表を示します。
表2.3.7 シリアルフラッシュメモリ概要
部品No 型名 R7S72100との接続インタフェース 容量 パッケージ
U6, U7 S25FL512SDPM 10線式シリアル（SPIBSC） 64Mバイト×2個 16ピン SOIC
U8 S25FL512SDPM 6線式シリアル（SPIBSC） 64Mバイト 16ピン SOIC
R7S72100 CPUボード RTK772100BC00000BR（GENMAI） 2. 操作仕様
図2.3.5 シリアルフラッシュメモリインタフェースブロック図
表2.3.8 ジャンパJP7、JP8機能設定表
ジャンパ Short Open
JP7 P9_3をSPBSSL_0出力端子として使用
（初期設定）
P9_3をOptionボードにて使用
JP8 P8_13をSPBSSL_1出力端子として使用 P8_13をA21出力端子として使用（初期設定）
【注】 は設定機能を示します。
R7S72100（U1）
注：赤字は使用機能を示します
P9_2 / SPBCLK_0 P9_3 / SPBSSL_0
P9_7 / SPBIO30_0 P2_15 / SPBIO31_0
拡張コネクタへ 16
シリアルフラッシュメモリ1（U6）
SCK
SI/IO0
WP#/IO2 CS#
SO/IO1
HOLD#/IO3 3.3V
3.3V IO7_0
IO6_0 CS_0 CLK_0
IO5_0
IO4_0
3.3V 10
IO1_0 IO0_0 CS_0 CLK_0
IO2_0
IO3_0 3.3V
JP8 P2_14 / SPBIO21_0
P2_12 / SPBIO01_0 P2_13 / SPBIO11_0
P9_4 / SPBIO00_0 P9_5 / SPBIO10_0 P9_6 / SPBIO20_0
IO3_0
IO2_0
IO1_0
IO0_0
シリアルフラッシュメモリ2（U7）
SCK
SI/IO0
WP#/IO2 CS#
SO/IO1
HOLD#/IO3 3.3V
3.3V
3.3V
3.3V
3.3V IO5_0
IO4_0 CS_0 CLK_0
IO6_0
IO7_0 P8_12 / A20 / SPBCLK_1 3.3V
P8_13 / A21 / SPBSSL_1 P8_11 / A19 / SPBIO30_1
P8_14 / A22 / SPBIO00_1 P8_15 / A23 / SPBIO10_1 P8_10 / A18 / SPBIO20_1
CLK_1
CS_1
IO3_1
IO2_1
IO1_1
IO0_1
6
シリアルフラッシュメモリ3（U8）
SCK
SI/IO0
WP#/IO2 CS#
SO/IO1
HOLD#/IO3 3.3V
3.3V
3.3V
3.3V
3.3V IO1_1
IO0_1 CS_1 CLK_1
IO2_1
IO3_1 3.3V A23-A18 : NORフラッシュメモリへ 6
JP7
3.3V
：未実装を示します
R7S72100 CPUボード RTK772100BC00000BR（GENMAI） 2. 操作仕様
2.3.5 NAND フラッシュメモリインタフェース
RTK772100BC00000BRは、表2.3.9に示すNANDフラッシュメモリ×1個を実装可能な基板パターンにな っています。NANDフラッシュメモリの制御は、R7S72100に内蔵されているNANDフラッシュメモリコン トローラ（FLCTL）で行います。
FLCTL端子は、SDホストインタフェース（SDHI）チャネル1端子およびMMCホストインタフェース
（MMCHIF）端子、ルネサスシリアルペリフェラルインタフェース（RSPI）チャネル4端子、LVDSインタ フェース端子と共用端子です。NANDフラッシュメモリを使用する場合、MMCカードスロットおよびオー ディオインタフェース、LVDSインタフェースは使用できません。NANDフラッシュメモリを使用するに は、JP10を設定する必要があります。
図2.3.6にNANDフラッシュメモリのブロック図を、表2.3.10にジャンパJP10の機能設定表を示します。
表2.3.9 NANDフラッシュメモリ概要
型名 バスサイズ 容量 アクセス時間
S34ML04G100TFI 8ビット 512Mバイト
（8ビット×512Mワード）
ランダム：25μs（Max）
シーケンシャル：25ns（Min）
図2.3.6 NANDフラッシュメモリインタフェースブロック図
表2.3.10 ジャンパJP10機能設定表
ジャンパ 1-2（Short） None（Open）
JP10 P4_1をSSL40出力端子として使用（初期設定） P4_1をFCLE出力端子またはMMC_D5入出力端子
として使用
【注】 は設定機能を示します。
R7S72100（U1）
P3_15-P3_8 / NAF7-NAF0
12
注：赤字は使用機能を示します
：未実装を示します
P4_3 / MMC_D7 / FWE P4_2 / MMC_D6 / MOSI4 / FALE P4_1 / MMC_D5 / SSL40 / FCLE P4_0 / MMC_D4 / RSPCK4 / FRE
P5_5 / TXOUT1M / FCE#
P1_2 / SCL1 / FRB
S34ML04G1（U9）
WE#
I/O7-I/O0
ALE CLE
R/B#
CE#
RE#
3.3V
WP#
3.3V 3.3V
3.3V
3.3V
8
MMCカードスロットへ
JP10
3 オーディオCODECへ
14 拡張コネクタへ
LVDS I/Fへ