POST_CRC_FREQ は リ ー ド バ ッ ク CRC ロ ジ ッ ク に対 し て内部生成 さ れた ク ロ ッ ク の周波数を決 定 し ます。
POST_CRC_FREQ に設定で き る 値は 2、4、6、10、12、16、22、26、33、40、 お よ び 50 です。
構文例
こ こ では、 各制約でサポー ト さ れてい る 構文の例を示 し ます。
POST_CRC
UCF の構文例
CONFIG POST_CRC = [ENABLE|DISABLE]
POST_CRC_INIT_FLAG
UCF の構文例
CONFIG POST_CRC_INIT_FLAG = [ENABLE|DISABLE]
POST_CRC_ACTION
UCF の構文例
CONFIG POST_CRC_ACTION = [HALT | CONTINUE]
POST_CRC_FREQ
UCF の構文例
CONFIG POST_CRC_FREQ = [2|4|6|10|12|16|22|26|33|40|50]
ア ド バン ス コ ン フ ィ ギ ュ レーシ ョ ン イ ン タ ー フ ェ イ ス
シ リ アル デ イ ジー チ ェ ーン
Spartan®-6 デバ イ ス を シ リ ア ルデ イ ジーチ ェ ー ン 接続す る と 、1 つの コ ン フ ィ ギ ュ レ ーシ ョ ン ソ ース か ら 複数の Spartan-6 デバ イ ス の コ ン フ ィ ギ ュ レーシ ョ ンが可能にな り ます。 シ リ アルデ イ ジーチ ェーン では、 デバ イ ス は DIN ピ ンで コ ン フ ィ ギ ュ レーシ ョ ンデー タ を取得 し 、DOUT ピ ン か ら 取得 し た コ ン フ ィ ギ ュ レ ーシ ョ ンデー タ を下位デバ イ ス へ伝搬 し ま す。 コ コ ン フ ィ ギ ュ レ ー シ ョ ンデー タ ソ ー ス に最 も 近いデバ イ ス を最上位デバ イ ス、 ソ ー ス か ら 最 も 遠いデバ イ ス を最下 位デバ イ ス と 呼びます。
シ リ アルデ イ ジーチ ェーンの場合、 コ ン フ ィ ギ ュ レーシ ョ ン ク ロ ッ ク は、 通常マ ス タ ーシ リ アル モー ド の最上位デバ イ ス か ら 供給 さ れ ます。 その他すべてのデバ イ ス は、 ス レーブシ リ アルモー ド に設定 さ れます。図9-1 に、 こ の コ ン フ ィ ギ ュ レーシ ョ ン を示 し ます。
最初のデバ イ ス に SPI モー ド を使用す る 方法 も あ り ます。SPI モー ド の場合 も 、 デ イ ジーチ ェーン のデー タ は DOUT か ら 出力 さ れます。
図9-1 について説明 し ます。
X-Ref Target - Figure 9-1
図 9-1 : マス タ ーシ リ アル モー ド/ス レーブシ リ アルモー ド の デ イ ジー チ ェ ーン コ ン フ ィ ギ ュ レーシ ョ ン
Spartan-6 FPGA Master
Serial
D0 DOUT
INIT_B DIN
CCLK
PROGRAM_B DONE M0 M1
CLK
CF CE RESET/OE
PROGRAM
Spartan-6 FPGA Slave Serial
DOUT
INIT_B DIN
CCLK
PROGRAM_B DONE M0 M1
UG380_c9_01_052009
4.7 kΩ 330Ω
Xilinx Platform Flash PROM
頭のデバ イ ス にあ る DONE ピ ンのア ク テ ィ ブド ラ イ バーは、 有効にで き ます。 詳細は、「シ リ アルデ イ ジーチ ェーンのガ イ ド ラ イ ンお よ びデザ イ ンの考察」 を参照 し て く だ さ い。
2. INIT_B ピ ンは、 双方向オープン ド レ イ ン ピ ンで、 外部プルア ッ プ抵抗が必要です。
3. BitGen の ス タ ー ト ア ッ プ ク ロ ッ ク 設定で、CCLK を シ リ アル コ ン フ ィ ギ ュ レーシ ョ ンに設定 す る 必要があ り ます。
4. こ の図の PROM は、1 つま たは複数のザ イ リ ン ク ス PROM を示 し てい ます。 複数のザ イ リ ン ク ス PROM を カ ス ケー ド 接続す る こ と で、 デー タ の格納範囲全体を拡大で き ます。
5. BITフ ァ イ ルは、PROM へ格納す る 前に PROM フ ァ イ ルに変換す る 必要があ り ます。
6. CCLK ネ ッ ト にはテブナン並列終端が必要です。 詳細は、57ページの 「 コ ン フ ィ ギ ュ レーシ ョ ン ク ロ ッ ク (CCLK) のボー ド レ イ ア ウ ト 」 を参照 し て く だ さ い。
7. シ リ アル デ イ ジー チ ェ ーンは、 プ ラ ッ ト フ ォーム フ ラ ッ シ ュ (XCFxxS お よ び XCFxxP) PROM と SPI シ リ アルフ ラ ッ シ ュ 専用です。
シ リ アルデ イ ジーチ ェ ー ン の先頭のデバ イ ス が最後に コ ン フ ィ ギ ュ レ ーシ ョ ン さ れ ま す。CRC チ ェ ッ ク では、 現在作業中のデバ イ ス のデー タ のみがチ ェ ッ ク さ れ、 チ ェーンのほかのデバ イ ス は チ ェ ッ ク さ れません。
チ ェーンの最後のデバ イ ス が コ ン フ ィ ギ ュ レーシ ョ ン を完了 し 、CRC チ ェ ッ ク を ク リ アす る と 、 ス タ ー ト ア ッ プシーケ ン ス が開始 さ れます。 ス タ ー ト ア ッ プシーケ ン ス の DONE ピ ンの リ リ ース段 階で、 チ ェ ーン の最後か ら 1 つ前のデバ イ ス の コ ン フ ィ ギ ュ レ ーシ ョ ン中に、 デバ イ ス が DONE ピ ン をハ イ イ ン ピーダ ン ス に し ます。 すべてのデバ イ ス が DONE ピ ン を リ リ ー ス し た後、 共有 し てい る DONE 信号は外部で High にプルア ッ プ、 ま たはチ ェーンの最初のデバ イ ス で High 駆動 さ れ ます。 すべてのデバ イ ス は CCLK の次の立ち上が り エ ッ ジで DONE ピ ン の リ リ ー ス を停止 し 、
ス タ ー ト ア ッ プシーケ ン ス を完了 し ます。
こ の と き 、ス レーブシ リ アルデ イ ジーチ ェーンのすべての DONE ピ ンが接続 さ れてい る 必要があ り ます。 ま た、シ リ アルデ イ ジーチ ェーンの最初のデバ イ ス のみ、DONE のア ク テ ィ ブなプルア ッ プ ド ラ イ バーを有効にす る 必要があ り ます。下位デバ イ ス の DONE の ド ラ イ バーを有効にす る と 、
DONE 信号の競合が生 じ ます。
混在シ リ アル デ イ ジー チ ェ ーン
Spartan-6 デバ イ ス は、Spartan-3、Virtex®-4、Virtex-5 フ ァ ミ リ と デ イ ジーチ ェーン で接続で き ま す。 デバ イ ス が混在 し た シ リ アルデ イ ジーチ ェ ーン接続では、 次の 3 つの重要な項目を考慮す る 必要があ り ます。
• 旧型デバ イ ス の多 く は、Spartan-6デバ イ ス が生成す る 高速な CCLK 周波数に対応で き ません。
チ ェーン接続 し てい る すべてのデバ イ ス がサポー ト 可能な CCLK 周波数を選択 し て く だ さ い。
• Spartan-6 デバ イ ス は常に、 シ リ アルデ イ ジーチ ェーンの最初に配置 し 、 旧フ ァ ミ リ のデバ イ ス はチ ェーンの最後に配置 し て く だ さ い。
• すべての Spartan-6 デバ イ ス フ ァ ミ リ には、類似 し た BitGen オプシ ョ ンがあ り ます。Spartan-6 FPGA の BitGen オプシ ョ ンのガ イ ド ラ イ ンは、シ リ アルデ イ ジーチ ェ ーン接続 さ れた Virtex ベース のすべてのデバ イ ス に適用 さ れます。
• デバ イ ス が、DOUT ピ ン を通過 さ せ る こ と がで き る コ ン フ ィ ギ ュ レーシ ョ ン ビ ッ ト 数には制 限が あ り 、 こ れはデバ イ ス フ ァ ミ リ ご と に異な り ま す (表9-1 参照)。 下位デバ イ ス すべての ビ ッ ト ス ト リ ーム長の合計が、表9-1 に示す各デバ イ ス フ ァ ミ リ の制限値を超え ない よ う に し て く だ さ い。
シ リ アル デ イ ジー チ ェ ーンのガ イ ド ラ イ ンお よびデザイ ンの考察
シ リ アルデ イ ジーチ ェーンの場合、 考慮すべ き 項目が多数あ り ます。
ス タ ー ト ア ッ プ シーケ ン ス (GTS)
GTS の リ リ ースは、DONE のサ イ ク ル よ り 後ま たは同 じ サ イ ク ルで行い、 すべての DONE ピ ンが リ リ ース さ れた と き に Spartan-6 デバ イ ス が確実に動作を開始で き る よ う に し ます。
ア ク テ ィ ブ DONE ド ラ イバー
最初のデバ イ ス を 除 く デバ イ ス すべて の DONE ピ ン の ド ラ イ バ を 有効に し て く だ さ い (ソ フ ト ウ ェ ア設定については、 『 コ マ ン ド ラ イ ン ツールユーザーガ イ ド 』 (UG628) の 「BitGen」を参照 し て く だ さ い。 チ ェーンの最初のデバ イ ス が最後にプ ロ グ ラ ム さ れます。
• DriveDone が無効にな り ます (最初のデバ イ ス以外すべて)。
• DriveDone が有効にな り ます (最初のデバ イ ス)。
ま た、 すべての DONE ピ ンの ド ラ イ バーを無効に し、 外部プルア ッ プ抵抗を追加 し て、 すべてのデ バ イ ス が DONE ピ ン を リ リ ース し た後に信号を High にプルア ッ プする方法 も あ り ます。
すべての DONE ピ ン を接続
シ リ ア ルデ イ ジ ーチ ェ ー ン に接続 さ れ た デバ イ ス すべ て の DONE ピ ン を 接続 し て く だ さ い。
DONE ピ ン を接続 し ていない と コ ン フ ィ ギ ュ レーシ ョ ンで き ません。 デバ ッ グ を目的 と し て、 共有 し てい る DONE 信号か ら DONE ピ ン を個別に未接続にす る と 非常に便利です。デバ ッ グ後には、
切 り 離 さ れたデバ イ スは、 シ リ アルま たは JTAG イ ン タ ーフ ェ イ ス を使用 し て個別に コ ン フ ィ ギ ュ レーシ ョ ン可能です。
DONE ピ ンの立ち上が り 時間
すべての DONE ピ ン の リ リ ー ス後、DONE ピ ンは CCLK の 1 サ イ ク ル以内に ロ ジ ッ ク 0 か ら ロ ジ ッ ク 1 に立ち上が る 必要があ り ます。 こ れには、 外部プルア ッ プ抵抗が必要です。DDONE 信号 が立ち上が る ために追加時間を要す る 場合は、 シ リ アルデ イ ジーチ ェ ーン のすべてのデバ イ ス に BitGen のDonePipeオプシ ョ ン を設定 し て く だ さ い。 ソ フ ト ウ ェ ア設定の詳細は、 『 コ マ ン ド ラ
イ ンツールユーザーガ イ ド 』 (UG628) の 「BitGen」 を参照 し て く だ さ い。
ビ ッ ト ス ト リ ームの フ ォ ーマ ッ ト
複数のビ ッ ト ス ト リ ームが送信 さ れてい る こ と を FPGA に知 ら せ、デー タ が下位デバ イ ス に転送 さ れ る よ う にビ ッ ト ス ト リ ーム を カ ス タ マ イ ズす る 必要があ り ます。 こ れには、iMPACT プ ロ グ ラ ミ ン グ ツールに含まれ る PROM フ ァ イ ルを フ ォーマ ッ ト す る ためのツール、PROMGen を使用 し て 表 9-1 : デバイ ス フ ァ ミ リ 別の コ ン フ ィ ギ ュ レーシ ョ ン ビ ッ ト 数の最大値
アーキテ ク チ ャ 最大 DOUT ビ ッ ト 数
Spartan-6、Spartan-3、Virtex-6、Virtex-5、Virtex-4、
Virtex-II Pro、 お よ び Virtex-II デバ イ ス 32 x (227 – 1) = 4,294,967,264 Virtex、Virtex-E、Spartan-II、 お よ び
Spartan-IIE デバ イ ス 32 x (220 – 1) = 33,554,216
ギ ャ ング シ リ アル コ ン フ ィ ギ ュ レーシ ョ ン
ギ ャ ン グ シ リ アルコ ン フ ィ ギ ュ レーシ ョ ン を使用す る と 、 同 じ ビ ッ ト ス ト リ ーム か ら 複数のデバ イ ス を同時に コ ン フ ィ ギ ュ レ ーシ ョ ン で き ま す (図9-2 参照)。 こ の構成では、 シ リ アルコ ン フ ィ ギ ュ レーシ ョ ン ピ ン を図の よ う に結束す る ため、 各デバ イ ス におけ る 信号遷移が同一にな り ます。
通常、CCLK を駆動す る ために 1 つのデバ イ ス を マ ス タ ーシ リ アルモー ド に設定 し 、 その他のデ バ イ ス は ス レーブシ リ アルモー ド に設定 し ます。 ギ ャ ン グ シ リ アルコ ン フ ィ ギ ュ レーシ ョ ンの場 合、 すべてのデバ イ ス が同一でなければな り ません。 コ ン フ ィ ギ ュ レーシ ョ ンは PROM ま たは外 部の コ ン フ ィ ギ ュ レーシ ョ ン コ ン ト ロ ー ラ ーで実行 さ れます。
図9-2 について説明 し ます。
1. 1 つのデバ イ ス がマ ス タ ーモー ド に設定 さ れてい る 場合、すべてのデバ イ ス を CCLK の正確に 同 じ サ イ ク ルで ス タ ー ト ア ッ プで き ない可能性があ る ため、 ギ ャ ン グ シ リ アル コ ン フ ィ ギ ュ レーシ ョ ンでは、 すべてのデバ イ ス の DONE ド ラ イ バー (オプシ ョ ン) を無効にす る 必要があ り ます。 こ れには、 外部プルア ッ プ抵抗が必要 と な り ます。
2. INIT_B ピ ンは、 双方向オープン ド レ イ ン ピ ンで、 外部プルア ッ プ抵抗が必要です。
3. BitGen の ス タ ー ト ア ッ プ ク ロ ッ ク 設定で、CCLK を シ リ アル コ ン フ ィ ギ ュ レーシ ョ ンに設定 す る 必要があ り ます。
4. こ の図の PROM は、1 つま たは複数のザ イ リ ン ク ス PROM の場合を示 し てい ます。 複数のザ イ リ ン ク ス PROM を カ ス ケー ド 接続す る こ と で、 デー タ 格納範囲全体が拡大で き ます。
5. BIT フ ァ イ ルは、PROM に格納前に PROM フ ァ イ ルに変換す る 必要があ り ます。 詳細は、
79ページの 「PROM フ ァ イ ルの生成」を参照 し て く だ さ い。
X-Ref Target - Figure 9-2
図 9-2 : ギ ャ ング シ リ アルコ ン フ ィ ギ ュ レーシ ョ ン
D0
PROGRAM CLK
DOUT DIN
M1 M0
M1 M0 CCLK
PROGRAM_B DONE
DIN CCLK
PROGRAM_B DONE
INIT_B
DOUT
INIT_B CE
RESET/OE
UG380_c9_02_052009
Xilinx Platform PROM
Spartan-6 FPGA Master Serial
Spartan-6 FPGA
Slave Serial