4 CMT （クロック マネージメント タイル）
4.2 PLL
Spartan-6には、最大6個のPLLが含まれています。PLLの主な機能は以下の通りです。
・ ジッタフィルタ
PLLは常にリファレンスクロック上のジッタを低減する機能を持ちます。
・ クロックネットワークのスキュー調整
クロック出力信号の伝播遅延がゼロになるようにスキューを調整します。
この機能はデバイス内部、およびデバイス外部のスキュー除去に使用できます。
・ 周波数合成
入力クロックを逓倍または分周をして、必要とする周波数のクロックを生成します。
・ ステータス管理
PLLのステータス管理ピンをモニタすることでPLLのステータスを確認できます。
ステータスピンの機能を以下に示します。
・ LOCKED ：PLLロック
PLLステータス信号（LOCKED）はFPGA外部でモニタを行なうか、ChipScopeなどでデバッグ時に 確認できるような回路構成にしてください。
PLLブロック図は、以下の通りです。
図 4-2-1 : PLLブロック図
Spartan-6の PLLプリミティブのPLL_BACEは、クロックスキュー調整、周波数合成、位相シフト、および デューティサイクル調整機能等の機能を提供します。
図 4-2-2 : PLLプリミティブ
PLLの各ピンの機能は、以下の通りです。
表 4-2-1 PLLポート
PLLからIOクロックネットワークを使用する場合、BUFPLLで駆動されます。
デバイスに応じて、BUFPLLに接続できるPLLは、以下の通りです。
表 4-2-2 : PLLからBUFPLLへの接続
4.2.1 ジッタフィルタ
PLLは、常にリファレンスクロック上のジッタを低減する機能を持ちます。
PLLのBANDWIDTH アトリビュートを LOWに設定することによって、より大きなジッタフィルタ機能を作
成できます。ただし、BANDWIDTH アトリビュートをLOWに設定するとPLLのスタティックオフセットが増 加する可能性があります。
図 4-2-1-1 :波形例
4.2.2 クロック ネットワーク スキュー調整
①FPGA内部クロックスキュー調整
FPGA内部クロックスキューを削減するPLLの回路構成を以下に示します。
User Logic
User Logic CLKIN1
CLKFBIN
RST
CLKOUT0
PLL BUFG
IBUFG
CLKOUT1 CLKOUT2 CLKOUT3 CLKOUT4 CLKOUT5 CLKFBOUT User BUFG
Logic User Logic
User Logic User Logic CLKIN1
CLKFBIN
RST
CLKOUT0
PLL BUFG
IBUFG
CLKOUT1 CLKOUT2 CLKOUT3 CLKOUT4 CLKOUT5 CLKFBOUT
BUFG
図 4-2-2-1 : デバイス内部のフィードバック
PLLでクロックネットワークスキュー調整をする事で伝播遅延がゼロになるようにスキュー調整します。
デバイス内部のスキュー調整を行う場合、PLLの CLKFBOUTピンに接続したグローバルクロックバッフ ァ（BUFG）の出力をCLKFBにフィードバックします。
②PLL内部クロックスキュー調整
PLLの入力クロックと出力クロック位相関係が不要な場合、PLL内部でクロックをフィードバックすることが できます。
User Logic
User Logic CLKIN1
CLKFBIN
RST
CLKOUT0
PLL BUFG
IBUFG
CLKOUT1 CLKOUT2 CLKOUT3 CLKOUT4 CLKOUT5 CLKFBOUT User
Logic User Logic
User Logic User Logic CLKIN1
CLKFBIN
RST
CLKOUT0
PLL BUFG
IBUFG
CLKOUT1 CLKOUT2 CLKOUT3 CLKOUT4 CLKOUT5 CLKFBOUT
図 4-2-2-2 : PLLの内部フィードバック
PLLを周波数合成回路またはジッタフィルタのみとして使用し、PLLの入力クロックと出力クロック間に位 相関係を必要しない場合、PLL内部でフィードバックする事ができます。
フィードバッククロックは、コア電源が供給されているブロックを通過しないため、VCCINT電源ノイズの影 響を受けにくく、PLLのパフォーマンスを向上します。
4.2.3 周波数合成
PLLをスタンドアロンで使用し、周波数合成を実現できます。
ジッタ特性を最小に抑える為にPLLフィードバック を内部配線にすることで、全てのローカル配線が保持 されるため、ジッタを最小限に抑えることができます。
以下は100MHzのリファレンスクロックからGTPトランシーバへのクロック、PCI Expressへのクロックを
生成する場合の例です。
なお、PLL構成は、4.2.2章「②FPGA内部クロックスキュー調整」をご参照ください。
図 4-2-3-1 : 周波数合成器としてのPLL
4.2.4 PLL パフォーマンス
PLLスペックの各値は、必ずご設計時に最新版のSpartan-6データシートでご確認ください。
4.2.5 PLL 初期化
PLLには、CLKIN1およびCLKIN2の入力クロックに周波数の変動が無い場合は、PLLにリセットを
入れる必要はありませんが、コンフィギュレーション終了後に 5ns以上の非同期リセットを入力することを 推奨します。
なお、入力クロックに周波数変動があった場合は、必ず5ns以上の非同期リセットを入力してください。
4.2.6 PLL モジュール作成方法
PLLを使用する際は、開発ツールISEに含まれているClocking Wizardで生成することができます。
Mode の 設定が デ フ ォ ル ト の Auto Selection が指 定さ れ て い る場合 、DCM_SP、PLL_BASE、
DCM_CLKGENの中で最適なプリミティブが選択されます。Modeの設定をManual Selectionに指定す
ることで、任意のプリミティブを選択することができます。
また、Clocking Wizardでは GUIメニュー上で、入力周波数、周波数合成、位相シフト等のパラメータを指
定できます。生成されたアトリビュートに間違いが無いか必ず確認してください。
図 4-2-6-1 : PLL生成方法
【参考】 Spartan-6 データシート –英語版v1.2
［ p.37～ :PLL Switching Characteristics ］
http://www.xilinx.com/support/documentation/data_sheets/ds162.pdf
【参考】 Spartan-6 データシート –英語版v1.2
［ p.37～ :PLL Switching Characteristics ］
http://www.xilinx.com/support/documentation/data_sheets/ds162.pdf