SLICEM
・LUT
（64bitRAM、シフトレジスタとして構成可能）
・FF（フリップフロップ）
・キャリーロジック
・マルチプレクサ
SLICEL
・LUT
・FF(フリップフロップ)
・マルチプレクサ
・キャリーロジック
SLICEX
・LUT
・FF（フリップフロップ）
図7-1-1 :
図7-1-2 : SLICEL
下表に1つのCLBに含まれるロジックリソースを示します。
スライス LUT フリップフロップ
演算(2) キャリーチェー
ン
分散RAM(1) シフトレジスタ (1)
2 8 16 1 256ビット 128ビット
メモ: 1.SLICEMにのみ該当します。SLICEL,SLICEXには分散RAMまたはシフトレジスタはありません。
2.SLICEL,SLICEMにのみ該当
以下は、Virtex-5®とSpartan-6とのCLB比較となります。
表7-1-2 : CLB比較
1CLB内 Slice数 2 2
1CLB内 LUT数 8 8
1CLB内 FF数 16 8
1CLB内 クロック、クロックイネーブル、
リセット リソース 2 2
1CLB内 分散RAM容量 256bit 256bit
1CLB内 LUTシフトレジスタ ビット数 128bit 128bit
1Slice ロジックセル数 6.4ロジックセル 6.4 ロジックセル
7.2 LUT( ルックアップテーブル )
Spartan-6のLUTは、6入力2出力のLUTが採用されており、より複雑な組み合わせ回路を１つのLUTで
構成できます。実現できる回路は複雑さではなく、入力数によって制限されます。一つのLUTで最大6入力1 出力の組み合わせ回路を実現できます。
また、6入力と5入力サブファンクションの組み合わせ、3入力と2入力の組み合せ、その他サブファンクショ ンの組み合せも実現できます。
図7-2-1：6入力LUT 表7-1-１ : CLB内のロジックリソース
7.3 内部ロジックパフォーマンス
論理一段あたりのブロックディレイ、の目安を以下に示します。なお、表中の値はロジックの使用率、ファンア ウト、配置配線のバージョン、回路構成等に影響されるため、数値はあくまでも参考値とお考えください。
表: 7-3-1 ロジックパフォーマンス
スピードグレード -3 -2 単位 論理段数 2段 424 328 MHz 論理段数 4段 302 222
論理段数 6段 206 134 論理段数 8段 147 109 論理段数 10段 125 94
制約あり（Period制約）、オプションはデフォルトの条件で検証
（ISE11.3、XC6SLX9CSG324）
図7-3-1 : FMAX計算時のイメージ図
7.4 分散 RAM
分散RAMは、SLICEMのLUTでサポートされている機能です。
Spartan-6 のSLICEM 1つでは、最大256ビットのシングルポートRAMまたは最大128ビットのデュアルポ
ートRAMなどを構成できます。表4-1に構成可能なRAMを記載します。LUTでRAMを実現するため、デバ イス全体に分散して配置されることから、[ 分散RAM ] と呼ばれています。
以下に分散RAMのプリミティブを示します。
表7-4-1 LUTで構成可能なRAM
7.5 LUT シフトレジスタ（ SRL ）
SLICEMのLUTでは、スライス内のフリップフロップを使用せずに、最大32ビットのシフトレジスタを構成でき
ます。シフトレジスタとして使用した場合、各LUTでシリアルデータを1～32クロックサイクル遅延させることが できます。
また、SLICEM内の4個のLUTをカスケードし、最大128サイクル遅延させることもできます。
LUT で構成するシフトレジスタを使用することで、遅延やレイテンシ補填を必要とするアプリケーションを効果 的に実現することができます。
図7-5-1 : 32ビットシフトレジスタ 図7-5-2 : SRLのタイミングチャート