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5．6．評価と考察
5．6．1．評価
モデルの評価として，ここでは例題ネットワーク（簡単な4ビットコンピュータ）の設計結果を5．4．1 で挙げた特徴に対応させ，本モデルの優位性を述べることにする．また，ビットレベル並行計算のため の既存モデルはほとんどないため，類似性のある一般モデルも比較対象に含めて評価を行うことにする、
まず，1）の特徴に関しては，例題を見るとわかるようにAPECモデルにおけるビットレベル演算は図 式的に自然に表現されてことがわかる．プリミティブの接続は暗黙的な並行性を表現するので例題コン
ピュータシステムの設計は，論理回路による設計と類似性がある．このことは，本モデルがハードウェ アエミュレーションを含むビットレベル並行計算に適していることを暗示している．一般にビットレベ ルプログラムの振る舞いはC言語やHDLなどのテキスト言語によって記述されるため，その動作の理解 や開発は簡単ではない．ハードウェア設計のためのCADシステムはデジタル回路を図式的に表示できる が，論理回路モデルは直感的に設計することが困難なため，それらのシステムがビットレベルプログラ ムに適用されることはほとんどない．デ・一・一一・タフロー型モデルによってデジタルシステムの記述を目的と するVPLもあるが， APECモデルはビットレベル表示に最適化されているので，それらの言語のモデルよ
りも厳密なビットレベルスナップショットを自然に表示できる．
2）の特徴に関しては，例題のコンピュータシステム内の Controller 部品は，多くの部分でデータ転 送機能を含んだ同期機構を使用している．これはキャリアの概念がデータ転送と同期の両方を統合して いるからであり，このような設計は他のモデルでは容易ではない．このような複雑な振舞いを持つ部品 は，他のモデルのプログラミングスタイルでは直接的に設計することが困難である．一般に，そのよう な部分は状態遷移機械のような良く知られたモデルで設計された後に変換される．しかしながらAPEC モデルでは，キャリアの移動をイメージすることによってそのような部分の直接的な設計と開発を容易 にすることができる．
3）の特徴に関しては2）に関連しており，キャリアの概念は単方向通信の2つのストリームを統合して いる．この機構はメモリ部品のインタフェースと経路調停のために使われており，メモリに対する読み 書きは，送信と受信のためのポートの共有によって簡潔な表示が可能である．この機構はさらに，キャ
リアの到着が部品内の演算開始のトリガーになるので，クロックサイクル機構の代用として使うことも 可能である．一般的なデータフロー型VPLでのこの機構の設計は，2倍量の単方向経路を持つプロセス（入 出力のための）が必要であるため，APECモデルを使用した場合よりも複雑になる．
4）の特徴に関しては，例題システムは一様形式の演算素子とその接続のみによって完全に表現されてい る．この特徴は，決まった形のルール表によってシステムの厳密な振る舞いを表現を可能にしている．
さらに，ネットワークの大規模な細粒度並行性は，一様形式のプリミティブ群の独立な動作によって暗 黙的に表現されている．プリミティブとキャリアの振る舞いを実装するだけでだけでよいため，本モデ ルを使用した実際のシステムの実装は類似モデルを使用した場合と比較してより単純にすることがで きる．例えば，データフロー型モデルの個々の基底演算素子は，個々のプログラム（あるいは回路）によ って実装される必要がある．
5．6．2．考察
APECモデルが，ビットレベル計算，特に論理回路によって設計されたシステムの記述に適合している ことは十分に示されたといえる．しかし本モデルはビットレベル「並行プログラミング」のためのモデ ルであるため，これだけでは不十分である．汎用逐次型言語では共有プログラムとして「サブルーチン」
が頻繁に利用されるが，ビットレベル並行計算においてこれが利用できれば，計算資源の大きな節約に 貢献すると考えられる．特に，一度しか使用されない大規模な部品が多数配置される場合は，それを1 つの共有する部品として配置することが望ましい．本モデルではこれを Arbiter 部品によって実現し ている部分があるが，この部品自体が多くの資源を必要とするので理想的ではない．従って，このよう な機構を導入した改良モデルの考案は，今後の課題の一つである．
本論文では，一様形式プリミティブの組み合わせによって，全ての非一様形式の双方向通信部品が構 成できることを厳密に証明していないが，例題システムの設計によって，導入されたプリミティブ及び 複合ネットワークは実用的な機能を表現する能力を持つことが示されている．特に例題システムの設計
6．VPL APECb i t s 6．1．概要
vPL APEcbitsはAPEcモデルを基礎としたビットレベル並行プログラミング言語（vPL）である． vPL A−BITSと比較してビットレベルでのより厳密な表示を可能としており，よりビットレベル計算に最適化 されたプログラミング言語となっている．ビットストリームによる計算から，キャリアによる計算への 変更は，プログラムの並列化及び同期機構の簡潔な記述を容易した．また，APECシミュレータで導入し したエッジ接続機構を取り入れることで，接続線の修正が容易になるなど，インタフェース面において も多く点で改善されている．
6．1．1．VPL A−BITSからの改善点
VPL A−BITSと比較して， VPL APECbitsで改善されている主な点は以下の通りである．
1）APECモデルに基づくことにより，ビットレベル計算の基底計算が厳密に定義された 2）構造化端子と結束器の導入によって，ビット並列演算を簡潔に表現できるようになった
3）パラメータ書式の導入により，定数出力部品などの同型で初期値のみが違う部品を同一の定義で扱 えるようになった
4）無線エッジ機構の導入により，VPL A−BITSやデータフm・一一一型言語の問題点の一つであった線の交差 による複雑さの問題が解決された
5）デバッグ機能の提供により，実行状態の表示とブレークポイントによる停止が行えるようになった 1）の点についてはまず，A−BITSの状態遷移型基底部品よりも原始的な演算素子を定義できるようにな
った．このことはA−BITSよりも設計の柔軟性がより高くなったことを意味している．またAPECモデル の特徴であるビットレベル状態の詳細表示が行えるようになり，プログラムの視認性が向上した．それ から，厳密な計算モデルの採用がプログラム動作の実装依存性を完全に排除した．2）の点については，
A−BITSでは多ビット演算はビット直列で表現されていたが，データの一部を取り出すことやビット幅変 換が難しいという欠点があった．この改善によって，ビット並列演算で表現することでこれらの欠点が 解消された．
3）の点については，例えば定数部品はビット幅毎に1つだけ作成すれば済むため，部品種の増加を抑 えることができる．これは部品化を基本としたプログラム開発の煩雑さを軽減することにつながる．さ らに，整数形式のエンコ・一・一・ド指定が可能になったので整数定数の作成が容易になった．4）の点について は，例えばコンピュータの制御部をプログラムする場合は，制御線が多数必要になり表示が煩雑になる が，無線エッジを使用することで表示される線の本数を削減することができる．
そして5）の点については，A−BITSではデバッグ機能を持たなかったのでコンソール出力により実行 結果を確かめる必要があった．この改善によって，デバッグのためのコンソール出力のための処理が不 要になるだけでなく，1）と関連して処理の過程をキャリアの位置によって詳細に表示できるため，デバ
ッグ効率の向上が期待できる．さらに，ブレークポイントによる停止機能は，特定の部分の動作を監視 できるため，システム全体のデバッグに高い効果を発揮する．
6．1．2．機能
APECbitsシステムで提供される主な機能は，以下の通りである．これらの機能に関する説明は，今後 の節で詳細に行う．
1）プログラム編集・保存
2）プログラムの複数選択・切り取り・貼り付け
3）プリミティブタイプ，部品タイプ編集・保存（タイプエディタ）
4）ノードID表示
5）転写エラーの詳細表示 6）実行状態表示（デバッグ機能）