DUT1 r
DUT2 Lヨ 圏
園 ・ ��
�� �[ヨ
���
つ
不良ー .
• 自
不良臣副
(a) 2ヘッドで4個のVLSIデバイスを測定 ヘッド1
一 圃 旧山三 園一回一E
E日 . ���� I :
:�
·. � ，
:�
:; : I:'�:::��::::�:l . ���� [ 1 ・ •
•
-
自
不良-ヘッド2
T5�������� 悶悶 ������� 悶悶 �������
( b) 1ヘッドで4個のVLSIデバイスを測定
は、 テスト状態で他同時測定デバイスのテスト待ち時間
，..._，..._，...._，__は、 プローパ一、 あるいは、 ハンドラーのインデックス時間+
他ヘッドでの他デバイスのテスト状態
図5-16
同時測定時のテストの流れの例Fig. 5-16 Exarnple of test flow of sirnultaneous testing
119
『司司r
ここで、(5-23)式、(5-25)式と(5-26)式から、 H=O、 あるいは、 TN�HとTN�dである場 合、 歩留まりYを一定としたならば、 検査能力向上率刀Nは、 単一測定時の良品テスト時間T1に依ら ず一定となる。
そこで、 N個のVLSIを同時測定した場合のチップの歩留まりに対する検査効率を調べてみる。
まず、 1ヘッド内で3 2個のVL S 1デバイスを同時測定したときの検査能力変化を次図 5-17に 示す。 ここでは、 インデックス時間はないのでH=O、 同時測定不可能なテスト項目はなくBK = 0
(K = 1、 2， . • . ， M)、 複数個同時測定時のオーバーヘッド時間はd= O. 1秒としている。
1，000
検 査800
効 率
600
% 400
200
。
。 20 40 60
歩留まり(%)
80
図5-17 1ヘッド内3 2個同時測定時の検査能率 100
Fig. 5-17 Testing efficiency of simultaneous testing of 32 devices by 1 head
ー『‘ 周囲・ー
『司.，-次に、 2ヘッド使用して、 64個のVL S 1デバイスを同時測定したときの検査能力を次図5-18 に示す。 ただし、 H=6秒としている。
1，000
検 800 査 効 率 600
% 400
200
。
。
...，.，. 戸""，，-μ""，，-�
l 〆〆
〆"
，〆
v
��
\ 1ド
20 40 60 80 100
歩留まり(%)
図4-18 2ヘッドで64個同時測定時の検査能率
Fig. 4-18 Testing eiTiciency of simultaneous testing of 64 devices by 2 heads
Mooreの法則により、 VL S 1デバイスのゲート数は、 3年で4倍になる。 単体メモリを除くVL S 1のテス卜時間は、 ゲート数が4倍になっても、 高々1. 5倍程度にしかならないが、 単体メモリ の場合、 テスト時間は、 2倍強となる。 このことより、 単体メモリの検査コストを削減するためには、
複数個同時測定は、 必須である。 さらに、 メモリの場合、 小ピンであること、 テストハターンが論理 的 - 単純ハターンの繰り返しであること、 および、 デバイスとテスターとの完全な同期をとる必要が ないことなどの理由から、 複数個同時測定は、 非常に有効で今後ますます盛んになると考える。
さらに、 単体メモリを除くVLSIのテス卜においても、 多ピン化傾向にあり( Rentzの法則)、
テスター ・ ピンが多数必要となっているし、 テストハターンが複雑- 長大であるため複数個同時測定 用ハターン展開が難しく、 そして、 デバイスとテスターと完全な同期化が困難であったが、 近年複数 個同時測定のできるテスターが開発された。 今後、 工場で同一品種を大量に量産検査する場合に大き な効果を発揮すると考える。
121
一ー- ・・ー』
『咽唄「
参考文献
[山1円] J.H叩i廿悶rase， "s伽tl凶u凶ldy0∞n 山恥e c∞os託t oぱfo∞n-奇引叫S討凶i江te礼S訓1 t白e白S山t pp438-443， Oct. 1995.
[2] Von-Kyoung， Tom Chen， Mick Tegethoff， "ASIC Manufacturing Test Cost Prediction at Early Stage， " Proc.
IEEE Intemational Test Conference， pp356-361， Washington DC.， Oct. 1997.
[3] C. H. Stapper， "On a composite model to the IC yield problem，" IEEE J. Solid-state Circuits， Vo1. SC-10，
pp537 -539， Dec. 1975.
[4] W. Williams & N. C. Brow， "DefectLevel as a Function ofFault Coverage，" IEEE Trans. on Computer，
Vo1. C30， pp987-988， Dec. 1981.
[5J J. ffirase， "Economical Importance of the Maximum Chip Area， " Proc. 1998 Seventh Asian Test Symposium， pp64-68， Singapore， Dece. 1998.
[6]平瀬潤一，"V L S Iの製造原価の考察，"電子情報通信学会Vol. J83-C No.2 pp143-150， Feb.
2000.
[7] Andrew C. Evans， "Application 01' SemiconductorTest Economics， and Multisite Testing to 1ρwer Cost of Test，" Proc. IEEE Intemational Test Confcrence， pp113-123， Sept. 1999.
[8] C. Dislis， 1. Dear， J. Miles， S. Lau and A. Ambler，“Cost Analysis of Test Method Environment，" Proc. IEEE Intemational Test Conference， pp875-R83， Oct. 1989.
[9] C. Dislis， J. Dick and A. Arnbler，“Algorithm for Cost Optimized Test Strategy Selection，" Proc. IE Intemational Test Conference， pp383-391， Sept. 1993.