T寸
II
IIJ
10 100
( 1 03 gates)
ゲート数 ( G ) 図5-5 ゲート数とピン数の関係
孟4・....
• -岡
画面.
11 1，000
Fig. 5-5 Relation between the gate nurnber and pin nurnber
;欠に、 ゲート数と実行ベクタ一長の関係であるが、 この関係は、 一律には決まらない。テスト回路 の増減によってベクター長は、 変動するからである。このことをあえて無視して、 工場で生産した2 1 3品種の内、 主要品種のゲート数とベクタ一長をフロッ卜したのが図5-6である。
一般に、 テスト回路の割合が少ない場合は、 実行ベクタ一長はゲート数の1乗---2乗程度になり、
その逆にテスト回路の割合を大きくした場合は、 ゲー卜数の1乗以下に小さくなると考えられる。ま た、 測定周波数によっても、 テス卜時間は大きく変わる。ここでは、 式(5-13)をゲート数とテスト 時間の関係に近似したい。式(5・13)の第1項は、 主にDCテスト項目を表しており、 図5-5から、
ゲート数の1/2乗、 1/3乗と1/4乗の多項式で近似される。第2項は、 ゲー卜数の2乗、 1乗 と1/2乗の多項式となると考えられる。よって、 式(5-13)をI、 J、 Cn (n=2、 3、 4)を 定数として、 次式(5-14)で近似することとする。
4
T=IG2+JG+乞C G 1/n n (5-14 )
n=2
司V
= 1. 6 x�
三� 〆...
• �
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a ， ー ...- a
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•• 100
10 1，000 ...
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1 0 6
ワード)
(V)
1，000
ハUハU4E' 、、lノQU e φt a
σ。、Jノ 3 G ハ〉/1
4EE' (数t卜
ゲ
10
ゲート数と実行ベクタ一長
ate number and length of execution vector
図5-6
Fig.5-6
市トー 「
『一一--+-l-・-test circuits 0 % 8 3 devices
トー -0ーtest circuits 3 % 5 0 devices
ト ーψ-test circuits 5 % 2 2 4 devices 一令一test circuits 1 0 % 4 7 devices 一一test cire山ts 20% 39devices
μ凶岡両 国同 ・
F ノ 九 岬
aレ，眉 _;..r
100 テスト時間(秒)
1，000
、、Iノ《凶ρしVφEtw 会Uσb nU司、v叩04EE--，，，‘、、、，，JハU，，t、、
10 10
(T)
ゲー卜数 ゲー卜数とテスト時間
Fig. 5-7 Gate number and test time
図5・7
『司�
1 987年から工場で生産された443品種をテスト回路の全回路に占める割合毎に分類 そこで、
このとき、 テスト
C nを求め、 プロットしたのが図 5-7である。
し、 最尤法で式(5-14)のI、 J
時間の絶対値は、 集計した品種のテスト時間の平均値で基準化している。
3 5 0 kと800kの場合、 テスト回路比率とテスト時間の関係 以上より、 ゲート数が10 0 k、
は、 図5・8となる。
、
、
、
、 100 k
\
、‘、
、 ーーー 800k350 k主 入 除
\、、
、、-
ー・・ 』ト と
回・ ・・ ー- 田-ー『，18
8 6 4 16
12 10 14 テスト時間(秒)(T)
2
。
20 18 16 14 (%) テスト回路比率(R )
10 12 8 6 4 2
。
テスト回路比率とテスト時間
st circuits and test tim
図5-8
ig.5-8
そこで、 テスト回路なしのチップ面積を50mm2、 ゲート数を35 0 kとした場合の製造原価を 算出して示したのが図5-9である。 この図には、 同時に検査コス卜とテスト回路を挿入したことによ るロス金額( loss=チップ面積増加による歩留まり低下と1ウエハから取れる有効チッフ減少による チップ単価増加+歩留まり低下によるウエハフロービングテスト費用の増加)を示した。
400
コ 350 ス ト
50 円
-BL ed o c σb n ・li&'Lr、L qd gd e o
&EL '『'A
一
一一一一一一 manufacturing cost
o 0 2 4 6 8 1 0 12 14 16 18 20 (%)
テスト回路比率(R )
図5・9 テスト回路比率と製造費用
Fig. 5-9 Test circuits and manufacturing costs
同じ拡散プロセスのデザインルールを用いる場合、 ゲート数が大きくなれば、 それにつれて、 チッ プ面積は大きくなる。 図5-9では、 テスト回路なしのチップ面積を50mm2、 ゲート数を350k とした場合の一例を示したが、 テスト回路なしのチップ面積が20mm2で100kゲートとテスト 回路なしのチップ面積が100mm2で800kゲートの場合の製造原価を図5-10に示す。 但し 製造原価に大きな差異があるので、 テスト回路なしでの製造原価を1とした基準化製造原価を示す。
1.2
100kJ 20mm2 350kJ 50mm2
1.1 ι 800 kJ 1 OOmm 2
基 準
化 ，， ，.. ，，
製造スコ 1.0
いミ
、ー ". ー' ー'卜 0.9
0.8
。 2 4
句... ，."
... .".，.
ーー-6 8 1 0 12 14 16 18 20
(%)
テスト回路比率(R )
図5・10 テスト回路と基準化製造費用
Fig. 5-10 Test circuits and nOITnalized manufacturing costs
一般的に上例より、 以下のことが得られた。
a)チップ面積(ゲート数)が小さい場合は、 テスト回路が増大するにつれて、 歩留低下比率、 お よび、有効ダイ数減少比率が大きいためにテスト容易化挿入による損失費用の増加分が大きく テスト回路の適正比率は小さくなる。逆に、 チッフ面積(ゲー卜数)が大きい場合は、 テスト 回路の適正比率は、 大きくなる。
b)ウエハ直径が小さくなれば、 テスト回路挿入につれて有効ダイ数の減少比率が大きいために、
テスト回路の適正比率は小さくなる。逆に、 ウエハ直径が大きくなれば、 テスト回路の適正比 率は、 大きくなる。
c)歩留式の平均欠陥密度、 あるいは、 バラツキ係数の逆数が大きくなれば、 テスト回路が増大す るにつれて歩留低下比率が大きくなり、 テスト回路の適正比率は、 小さくなる。逆に、 これら が小さくなれば、 テスト回路の適正比率は大きくなる。
しかしながら、 図5-9と図5-10のようにV L S 1の製造で大きく利益を生み出すためには、 適正 なテスト回路を挿入すべきであることを示唆している。
111
5. 4
経済的最大チップ面積の存在
ここでは、 製造原価に注目して、 1チップVL S 1デバイスを2デバイスに分割したときの費用を 1チップ時の費用と比較することによって、 安価に製造するには、 最大チップ面積が存在することを 示す。
1チップVL S 1のチップ面積 をAcm2としたとき、 これをAcm2の半分の面積A2 cm2で2チッ プ化したとして、 両者の製造原価を比較する。 但し、 A2は、 次式(5-15)とする。
A 2 = A ( 1 + a ) / 2 ( 5-15 )
ここで、 aは、 2チップ化することによるチップ面積増加割合を表わす定数である。 これは、 入出 力端子の能力アップのための面積増加、 2チップ化で生じたハッド部の面積増加などからなる。
更に、 実際に算出して、 両者の比較を分かりやすくして説明する。 そのために、 以下の仮定を行う。
( 1 )ウエハブロービングテスト前の拡散プロセスコストを150， 000円/ウエハとする。
(2) VLSIチッフを2分化したときの面積増を10%とし、 ウエハブロービングテストの歩留Y
p は、 式(5-11)で表わされ、 ファイナルテスト歩留YFは、 一律95%とする。ここで、 D
=0. 6個/cm2、 k=1で歩留まりYpを計算する。 W=200mm、 d=6mmとする。
( 3 ) ウエハフロービングテスト後の組み立てから出荷までのファイナルテストコストを除く費用 は、 一律100円/個とする。
( 4 )マシンコスト+人件費をMpT+MpM=MFT+MFM=2. 5円/秒とする。
( 5 )ウエハフロービングテスト時間Tpとファイナルテスト時間TFは、 等しい。 ここでも、 定性 的に最大チップ面積が存在することを示すために、 テスト時間(単位:秒)は、 チップ面積の 平方根に比例するという下式(5-16)の経験的式を使用する[5]0
T P = T F = 5.r A (5-16 )
そして、 2チップに分割したときのテスト時間T2を、 次式(5-17)と仮定する。
T 2 = T P ( 1 + a ) / 2 (5-17)
これから製造原価を実際に算出し、 グラフ化して次図 5-11 に示す。この図からは、 製造原価を経 済的観点、から考えると、 1チップで90mm2以上となる場合には、 2チップ化して製造する方が得 策であることを示している。換言すれば、 経済的最大チップ面積は、 90mm2であると言える。
1，000
500 3，000
2，500
2，000
1，500
製造コスト(円)
『司・r
160 200 お
A 2 積
m面mフ/f1リノωチ
。 40
。
チップ面積と製造コスト
hip area and manufacturing cost
図5- 1 1
Fig.5-11
更に、 一般的な検討を行うために、 前記仮定を変えて製造原価を計算してみる。 そのために、 製造 原価比率(基準化製造コスト比率)ηを下記のように定義する。
(5-18 ) η=1チップの製造原価/2チップの製造原価
1チップ化することが製 この定義から、 製造原価比率(基準化製造コス卜比率)が1以下ならば、
造原価を安くなり、 製造原価比率(基準化製造コスト比率)が1以上ならば2チップ化するほうが製 造原価を安くなる。
.. ・・ー
『司�
まず、 ウエハプロービングテスト前の拡散プロセスコストCwを90， 000円、 150， 000 円と250， 000円の場合の製造原価比率(基準化製造コスト比率)を図5-12に示す。
1.2
基 準 1.1 化 製
ユ、土旦ヒ
コ ス 卜 比 率 0.9
η 0.8
0.7
0.6
。 40
4' ，
， 〆 /
c w=￥90，000 c w=￥150，000
・ ー ー Cw=￥250，000
80 120 160
(m m 2) チップ面積 (A)
�
200
図5-12チップ面積と製造原価比率(基準化製造コスト比率)( 1 ) Fig.5-12 α1ip area and manufacturing cost ratio (1)
-ー・‘
;欠に、 平均欠陥密度をo. 3個/cm2、 O. 6個/cm2とO. 9個/cm2として歩留まりを 変えた場合の製造原価比率(基準化製造コスト比率)を図5-13に示す。
1.3
1.2
基1.1 準 化 製1.0
、公ニ ユE
コ
f
09 比 率 0.8刀
._， 0.7
0.6
。
0=0. 3cm-2 0=0. 6cm-2 0=0. 9cm-2
40 80 120 160
(m m 2 ) チップ面積 (A)
図5-13チップ面積と製造原価比率(基準化製造コス卜比率)(2)
Fig.5-13αip area and rnanufacturing cost ratio (み
200
『司� '固・ー
更に、 ウエハプロービングテスト後の組み立てから出荷までの費用の内ファイナルテストコストを 除く費用を変化させて検討する。 この費用の内訳は、材料費と組み立て加工費用と出荷費用からなる。
材料費としては、 リードフレーム、 ワイヤボンディングの金線、 封止材料、 リードメッキなどの材料 費用である。 組み立て加工費用は、 ダイボンディング、 ワイヤボンディング、 樹脂封止、 アフタキュ ア、タイパーカット、 リードメッキ、 リードカット - ペンディングなどの加工費用であり、出荷費用 は、マーキング、外観検査、包装などの費用からなる。 ここで、 QFPパッケージに限定して実際の 値を図5-14に示す。
300
コスト Ca=O. 7P+6
100 200 円
。
。 100 200
ピン数
300 400
図5-14 ピン数と組み立て加工費用
Fig. 5-14 Pin number and assembly processing cost
図 5-14 から、 ウエハプロービングテスト後の組み立てから出荷までの費用の内ファイナルテスト コストを除く費用Ca (単位:円)は、 ピン数をPとすると、 次式(5-19 )で近似される。
C a = O. 7 P + 6 ( 5-19 )
そして、図5-5からピン数Pは、ゲート数 Gにより、次式(5-20)と近似することとする。
P = G 1 /3 (5-20 )
そこで、 ゲー卜密度 G 。をゲート数/mm2で表すと、 費用Caは、 次式(5-21)となる。
Ca=O. 7 (Goxチップ面積) 1/3+6 (5・21)
そこで、ゲート密度を5k/mm人10k/mm2と30k/mm2とした場合の製造原価比率(基 準化製造コスト比率)を次図5・15に示す。
.固・‘
『司・F
1.3
基 1.2 準 化 製
ユ旦
コ 1.1 ス
卜 比 率
η
0.9
0.8
。
-GO=5kmm-2
回目白ーーGO=10kmm-2
一一一一GOニ30kmm-2
/
40 80 120
(m m 2 ) チップ面積
160 200
図5-15チップ面積と製造原価比率(基準化製造コスト比率)(3 )
Fig. 5-15 Chip area and manufacturing cost ratio (3)
いずれの場合も経済的最大チップ面積が存在し、
a)拡散プロセス済みのウエハコストが高ければ高いほど、 最大チップ面積は小さくなる。逆に、
ウエハコストが安ければ安いほど、 最大チップ面積は大きくなる。
b)平均欠陥密度が小さくウエハプロービングテスト時の歩留まりが高ければ高いほど、 最大チ ップ面積は大きくなる。逆に、 平均欠陥密度が大きくウエハプロービングテスト時の歩留ま りが低ければ低いほど、 最大チップ面積は小さくなる。
となることが示された。
117
5. 5
複数個同時測定時の検査効率
量産検査時間を短縮する方法としては、(1)テスト容易化設計 (2) 0 Cテスト時間短縮法(3)複数個 同時測定がある。
テスト容易化設計は、 テスト時間短縮とともに、 テストプログラム開発期間の短縮、 および故障検 出率の向上にも大きな効果を果たす。 しかし、 種々のテスト容易化設計手法は、 ファンクションテス トとACテスト(一部のDCテスト)のテストパターン実行時間を短縮するのに、 多く用いられる。
そのため、 DCテストの短縮には大きな効果は果たさない。
DCテストの短縮法として、 いくつかのテスターメーカーから提案されているのは、 ピン毎lこDC ユニットを持つテスターである。 これによって、 一度にたくさんのピンのDCテストを行なおうとい う考えである。 しかし、 この手法で入力リーク、 あるいは、 出力リークを見る場合、 ピン間リークが 検出できず、 品質上の問題が残る。
次に、 検査能率を高める手法として、 復数個同時測定法がある。 これは、 1個のVしS 1デバイス の全てのテスト項目を測定するテスト時間に近い時間で復数個同時測定することによって、 間接的に テスト時間を短縮し、 検査能率を高める手法である。 特に工場で同一品種を大量に量産検査する場合 に大きな効果を発揮する。 そして、 今後テスト時間が長くなることを考えると、 この複数個同時測定 という手法は、 ますます盛んになっていくと考える。
1 )単一測定時の平均テスト時間
まず、 単一測定時のVLSI良品テスト時間を次式のように分割する。
L M
T1=LAK+LBK K=1 K=1
A K :同時測定可能なテスト項目のテスト時間 BK :同時測定不可能なテスト項目のテスト時間
(5-22)
ここで、 同時測定不可能なテスト項目とは、 例えば、 ACテストやVLSI内蔵のA/D、 0/
Aの直線性テストなどのように、 VLSIデバイス出力結果によって、 デバイス毎に検査規格が決 定されるようなテスト項目である。
そこで、 不良品は、 良品テスト時間の半分でフェイルとなり、 テストをストップするとすれば、
単一測定時の平均テスト時間T1 a vは、 歩留まりをYとすると、 次式(5-23)となる。
T1av=T1 (1 +Y) /2 (5-23 )
2 )復数個同時測定時の能率
ここで、 N個(N= 2 nのように、 通常、 Nは、 2のベキ乗である。)のVLSIを同時測定をし たとすると、 次図5-16のようなフローでN個のVLSIデバイスは、 検査される。 そこで、 N個 のVLSIデバイスが全て良品のときのテスト時間をTNとすると、 次式(5・24)で表される。