本研究では，分散協調キャッシュサーバの処理の一部をInterconnected-FPGAsを使用し，専用 ハードウェアによってオフロードすることで無負荷レイテンシが短縮されることを確認した．FPGA 上でキャッシュ制御を行うHCCというモジュールを実装し，FPGAボード間の専用ネットワーク とFPGAボード直結のSSDを使用することで，ソフトウェアによる実装と比べてレイテンシを約 75%削減されることを確認した．さらに，FPGAボード上のDRAMをキャッシュ領域として使用 することで，ソフトウェア実装に比べてレイテンシが約89%削減されることを確認した．
5Gなどの低遅延なネットワークを使用した場合で経路上のキャッシュサーバでの遅延が大きい 場合，低遅延なネットワークの意味がなくなってしまう．通信経路上に存在するキャッシュサーバ での処理が低遅延化されることで，クライアントがコンテンツを取得する時間が短縮され，通信 の品質が向上する．
現在のキャッシュ検索処理はダイレクトマップとLRUを用いているため，コンテンツ更新時は 必ず古いものが追い出される．今後，コンテンツのアクセス頻度を用いたLFUなど，他の検索ア ルゴリズムや追い出しアルゴリズムの実装について検討する．また，今後の課題として，複数分 散協調キャッシュサーバで構成するより大きなネットワークでの実験や平均レイテンシの評価が挙 げられる．
謝辞
本研究を進めるにあたり，熱心なご指導を頂きました吉永努教授に深く感謝申し上げます．
本研究の一部は，電気通信大学とTIS株式会社による共同研究課題「超スマート社会のための 高効率ネットワーク技術の研究開発」の支援を受けて行われました．研究に関してご指摘くださ いましたTIS株式会社の吉見真聡氏に深く感謝いたします．
最後に，研究について様々な指摘や議論，ご協力をくださいました吉永・策力木格研究室の皆 様に厚く御礼申し上げます．
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