第 4 章 計算機実験結果 43
4.6 本章のまとめ
結論
本論文では，次世代のチップ内接続網として期待されているNoC アーキテク チャについて説明し，オンチップルータのバッファ構成最適化手法を提案した．
第2章「Network-on-a-Chip」では，NoC の基礎事項について説明した．そ して従来のチップ内接続形式であるバスアーキテクチャとの比較を行い，NoCの 優位性として処理速度，スケーラビリティを示し，問題点として面積と消費電力 を示した．提案手法では，低面積，低消費電力化を図るアプローチとしてオンチッ プルータのバッファ構成に着目することを述べた．
第3章「バッファ構成最適化手法」では，バッファ構成最適化問題を説明し，既 存手法について述べ，シミュレーションベースのバッファ構成最適化手法を提案 した．各チャネルのバッファ構成を全て同じにするのではなく，チャネルごとに最 適化することで，少量のバッファ資源で高いパフォーマンスを実現できる．文献 [7]は解の導出を短時間で行うことができるバッファ長最適化手法である．しかし，
適用できるパケット転送法がストアアンドフォワードとバーチャルカットスルー に限定されており，ワームホールルーティングには適用できない．また，仮想チャ ネル数も考慮していない．提案手法はシミュレーションを繰り返し，検出された パケット転送のブロックの回数に従ってバッファ構成を変化させていく．ワーム ホールルーティングにも適用でき，さらにシミュレーション中に発生するパケッ ト転送のブロックを分類して検出することで，仮想チャネルの追加にも対応して いる．
ストアアンドフォワードとバーチャルカットスルーはパケット全体を格納でき るサイズのバッファが必要となるため，バッファに要する面積，消費電力が大き くなりやすい．そのため，NoC では仮想チャネルを設けたワームホールルーティ ングが主流となっており，これらの点で提案手法は優位性を持つことを示した．
第4章「計算機実験結果」では，作成したNoC シミュレータを用いた計算機 実験の結果を示した．入力パケットとして，各ノード間にポアソン分布に従った 均一なトラフィックを発生させるUniform Traffic と特定のノードを宛先とするパ ケット通信の割合を増やしたHotspot Traffic を用いた．Uniform Traffic におい ては，各チャネルのバッファ構成を均一とした場合が最適な構成となるため，提 案手法による性能の改善は見られなかった．しかし，20%のホットスポットを設 定した場合には，提案手法で用いたバッファ資源の倍に相当するバッファを用い
た均一な構成よりも，平均パケット遅延時間が小さくなるという結果が得られた．
この場合，提案手法を用いることで半分のバッファ資源で均一な構成と同等のパ フォーマンスが得られることになり，提案手法は有効であることを示した．
本論文にて提案したバッファ構成最適化手法を用いることによって，与えたバッ ファ資源制約の範囲内でネットワークのパフォーマンスを最大化したバッファ構成 を自動で得ることができる．本論文ではMESH トポロジを用い，XY ルーティン グを実装しているが，他のトポロジやルーティング方法にも適用可能である．今 後の課題としては，以下の3点が挙げられる．
• アプリケーション実験
• ブロック回数の検出アルゴリズムの改良
• 他のトポロジ，ルーティング方法を適用した場合の評価
本論文を執筆するにあたり数々の貴重な御指導と御助言を賜りました，柳澤政 生教授に深く感謝致します．
本論文全般にわたり様々な御指導と御助言を賜りました，本学情報・ネットワー ク専攻大附辰夫教授，戸川望准教授に心より御礼申し上げます．
本研究および多方面にて御意見と御助言を頂きました，本学 史又華氏，小原俊 逸氏に心よりお礼申し上げます．
本研究を進めるにあたり，様々な御意見，御助言を頂きました萩原紘史氏に心 より感謝致します．
最後に，日頃から様々な御助言，御配慮を頂戴致しました柳澤研究室，大附研 究室，戸川研究室の皆様に深く感謝致します．
[1] ARM, http://www.arm.com.
[2] D. Bertozzi and L. Benini, “Xpipes: a network-on-chip architecture for gi-gascale systems-on-chip,” IEEE Circuits and Systems Magazine, vol. 4, no.
2, pp. 18–31, November 2004.
[3] F. Angiolini, P. Meloni, S. Carta, L. Benini and L. Raffo, “Contrasting a NoC and a Traditional Interconnect Fabric with Layout Awareness,” Proceedings of Design, Automation and Test in Europe, vol. 1, pp. 1–6, March 2006.
[4] F. Karim, A. Nguyen, and S. Dey, “An Interconnect Architecture For Net-working Systems on Chips,” IEEE Micro, vol. 22, no. 5, pp. 36-45, Septem-ber/October 2002.
[5] G. Chiu, “The odd-even turn model for adaptive routing,”IEEE Transactions on Parallel and Distributed Systems, vol. 11, no. 7, pp. 729–738, July 2000.
[6] J. Hu and R. Marculescu, “Energy- and performance-aware mapping for reg-ular NoC architectures,” IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 24, no. 4, pp. 551–562, April 2006.
[7] J. Hu, U. Y. Ogras and R. Marculescu, “System-Level Buffer Allocation for Application-Specific Networks-on-Chip Router Design,” IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 25, no.
12, pp. 2919–2933, December 2006.
[8] K. Srinivasan, K. S. Chatha and G. Konjevod, “Linear-programming-based techniques for synthesis of network-on-chip architectures,” IEEE
Transac-tions on Very Large Scale Integration(VLSI) Systems, vol. 14, no. 4, pp.
407–420, April 2006.
[9] L. Benini and G. De Micheli, “Networks on chips: A new SoC paradigm,”
Computer, vol. 35, no. 1, pp. 70–78, January 2002.
[10] L. S. Peh and W. J. Dally, “A delay model for router microarchitectures,”
IEEE Micro, vol. 21, no. 1, pp.26–34, January/Febrary 2001.
[11] 松谷 宏紀,鯉渕 道紘, 天野 英晴, “オンチップトーラス網における仮想チャネ ルフリールーティング”,先進的計算基盤システムシンポジウムSACSIS 2006 論文集, pp. 377-‐384, May 2006.
[12] M. Rezazad and H. Sarbazi-azad, “The effect of virtual channel organization on the performance of interconnection networks,” Proceedings of the 19th International Parallel and Distributed Processing Symposium, April 2005.
[13] N. Banerjee, P. Vellanki and S. Chatha, “A power and performance model for network-on-chip architectures,” Proceedings of Design, Automation and Test in Europe Conference and Exhibition, vol. 2, pp. 1250–1255, February 2004.
[14] OCP, http://www.ocpip.org.
[15] P. P. Pande, C. Grecu, A. Ivanov, and R. Saleh, “Design of a Switch for Network on Chip Applications,” Proceedings of the 2003 International Sym-posium on Circuits and Systems (ISCAS), vol. 5, pp.217–220, May 2003.
[16] P. P. Pande, C. Grecu, M. Jones, A. Ivanov and R. Saleh, “Performance eval-uation and design trade-offs for network-on-chip interconnect architectures,”
Transactions on Comupters, vol. 54, no. 8, pp. 1025–1040, August 2005.
[17] S. Kumar, A. Jantsch, J. Soininen, M. Forsell, M. Millberg, J. Oberg, K.
Tiensyrja, and A. Hemani, “A Network on Chip Architecture and Design
Methodology,” Proceedings of IEEE Computer Society Annual Symposium on VLSI (ISVLSI), pp. 105–112, April 2002.
[18] S. Murali and G. D. Micheli, “Bandwidth-constrained mapping of cores onto NoC architectures,” Proceedings of Design, Automation and Test in Europe Conference and Exhibition, vol. 2, pp. 896–901, February 2004.
[19] U. Y. Ogras and R. Marculescu, “Application-specific network-on-chip ar-chitecture customization via long-range link insertion,” IEEE/ACM interna-tional Conference on Computer-Aided Design, pp. 246–253, November 2005.
[20] W. J. Dally and B. Towles, “Route packet, not wires: On-chip interconnection networks,”Proceedings of Design Automation Conference, pp. 684–689, 2002.
[21] W. J. Dally and C. L. Seitz, “Deadlock-Free Message Routing in Multipro-cessor Interconnection Networks,” Transaction on Computers, Vol. 36, No.
5, pp. 547–553, 1987.