5-1 LER（LWR）
パターンの微細化に伴い、現像後、及び、エッチング後のパターンエッジのラフネス LER
（Line Edge Roughness）が重要視されてきている。このLERを左右する要因に関しては古くか ら多くの報告がある。レジストベース樹脂を構成する分子のサイズや、反応サイトの位置及び 数のばらつき、また化学増幅系レジストでは酸拡散プロセスが、LER を引き起こす最も大きな 要因と考えられる。このほか、レジスト現像時の膨潤や収縮、雰囲気汚染による酸濃度変化、
なども指摘されている[1]。LER改善のためレジスト材料の観点からは、樹脂の分子構造や添加 剤の改良検討等が進められている。またレジストプロセスにおいても現像条件やベーク温度の 最適化などが試みられている。しかし一般に、LER はレジストの感度とトレードオフの関係にあ り、このような材料・プロセス開発は非常に難しい。ドライエッチング時に側壁の凹凸が均一化 されて短周期の LER が低減する傾向があるものの、後述するようにトランジスタ性能のばらつ きに大きな影響を与える（ゲートの）長周期LERは解消されない。
LERの指標としては、図 2-5-1に示すように基準線からの片側エッジまでの寸法のバラツキ
（3σ）を用いるのが一般的である。また、パターンの寸法を測定してそのバラツキ（3σ）をLERと する方法は、LWR(Line Width Roughness)とも呼ばれる。得られる LER（LWR）値に影響を与 える計測条件はいくつかあるが、最も影響の大きい計測パラメータは測定するパターンの長さ
（図2-5-1中のL）や測定箇所数（同図中の矢印の数）である。
ゲートラフネスの一般的な指標に関しては、これらの計測条件は固まりつつある。まず、ゲー トの場合、重要なのはゲート長ゆらぎであることから、LERではなくLWRが指標として使われる
[2]。また、（１）トランジスタ内のLWRによる局所短チャネル効果[図2-5-2(a)]よりも、長い周期の ラフネスによってトランジスタ内のゲート長が全体的に短くなる効果［図 2-5-2(b)］の方が大きい こと、（２）実際、長周期のラフネス成分が存在すること、から、ライン長 L は十分大きくとる必要 があると考えられる[3]。具体的には、計測されるLWR 値のL依存性から、2μｍという値が提案 されている。測定箇所数については精度の観点から、L=2μｍに対して200箇所必要、という報 告がある。この場合、測定間隔は10nmとなる。この計測仕様は標準的なゲートLWRの指標で あり、レジストやプロセスの性能比較に用いられることを想定している。一方で、個々の状況に 応じたオーダーメイドのLWR計測が必要になるケースがある。例えば、接合深さに等しい周期 をもつゲートLWR成分（短周期成分）を検出したい、という要求がある。この場合、45ｎm ハー フピッチ世代以降で 4nm の測定間隔が必要となるが、特にこのような特定の周期成分を検出 する目的であれば、L=2μｍである必要はない。L を大きくすると短周期成分が長周期成分に 紛れてしまうため、むしろ L を小さくとるべきであろう。このように、計測目的に応じて計測仕様 の検討が必要になるが、いずれの場合もライン(エッジ)長と測定箇所数あるいは測定間隔を明 記する必要がある。
LSIの微細化が進むにつれ、配線パターンのLERも議論されるようになってきた。配線LER
リソグラフィ
65
のトランジスタ性能に与える影響は、抵抗率の増大と TDDB （Time dependent dielectric
breakdown）特性の劣化の二つであるが、特にCu/low-k配線では後者の問題が顕在化すると
考えられる。デバイスシミュレーションを含め、今後詳細な検討が必要になると思われる。
また、計測上の問題として、画像ノイズの影響が指摘されている[4]。これはパターンエッジを 抽出する際に、画像ノイズのため観測エッジの位置が真の位置からずれる、という現象である。
このため、観測される LER・LWR の値は真の値よりも大きくなる。これは画像ノイズ起因の
LER/LWRバイアス、と呼ばれている。画像取得時の信号積算回数を増やせばノイズを低減す
ることができるが、レジストシュリンクなどの問題がある場合は難しい。特に小さい LER/LWR
（具体的には3nm以下）の計測にはこのノイズ起因バイアスに注意を払う必要がある。
参考文献
［1］ 例えばT. Ohfuji, M. Endo and H. Morimoto: Proc. SPIE. 3678, 732 (1999).
［2］ 例えばG. Eytan, O. Dror, L. Ithier, B. Florin, Z. Lamouchi and N. Martin: Proc. SPIE.
4689, 347 (2002).
［3］ A. Yamaguchi, R. Tsuchiya, H. Fukuda, O. Komuro, H. Kawada and T. Iizumi: Proc.
SPIE. 5038, 689 (2003).
［4］ J. S. Villarrubia and B. D. Bunday： Proc. SPIE, 5752, 480(2005).
図2-5-1 一般的なLER(LWR)の測り方 Figure2-5-1 Measurement method for LER(LWR)
パターン
LER: 基準線からパター ンの片側までの寸法の標 準偏差を求める方法
LWR: パターン寸法の標 準偏差を求める方法 L
リソグラフィ
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図2-5-2 短周期のLWRと測定レンジによる変動
Figure2-5-2 Short-period LWR and Long Range Variation
5-2 EBのド・ヴロイ波長
(１)光（または質量＝0の粒子）の波長 エネルギー ＝ e E(eV) ＝ hc/λ
よって λ ＝ (hc/e) /E(eV)
ここで、 h ＝ 6.63×10-34 (Js) （プランク定数）
c ＝ 3.00×108 (m) （光の真空での速度）
e ＝ 1.60×10-19 © （電子の素電化）
結果として、
λ(m) ＝ 1.24×10-6/E (eV) λ(nm) ＝ 1.24/E (keV) (２)質量がある一般粒子の波長
エネルギー＝e E(eV)＝p2/2M
ここで、p：運動量 M：粒子の静止質量 一方 λ p ＝ h （不確定性原理により）
２式からpを消去して整理すると、
λ ＝ h／(2M e E(eV)) 1/2
電子の場合、M ＝ 9.11×10-31 (kg)
よって、 λ ＝ 1.23×10-9/(E(eV))1/2 (m)
＝ 1.23/(E(eV))1/2 (nm) 具体値として
Λ ＝ 3.9pm（100kV）
Drain Gate
(a) Short-period LWR ---Degradation (b) Long Range ----Variation
Long L
gShort L
gV
gI
dLarge I
offSource
Lg:Averaged gate length
リソグラフィ
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＝ 5.5pm（50kV）
＝27.5pm（2kV） → 波長域 ≦0.05nm
表2-3-1中でEB方式の波長を光方式との比較で算出させてみた。
5-3 DFM（Design For Manufacturability）
今日の目覚ましい IT 社会の発展は、先端半導体の急激な高度化の寄与するところ大であ ることは明白である。性能向上、消費電力化、低コスト化といった半導体の高度化は、ムーア の法則に則って最小回路線幅を２年で７０％程度微細化して集積度を増大させることで実現し てきたといえる。しかしながらここへ来て微細化の要であるリソグラフィ技術が変曲点に差し掛 かっている。ArF 液浸以降、微細化の王道である短波長化、高 NA 化のトレンドを維持すること ができなくなっており、Double Patterning Technology (DPT)、EUVL、ナノインプリント、DSA な ど従来トレンドにとらわれない新しい微細化技術が検討されてきている。DFM 技術もパターニ ング技術の変貌に追随する形で、開発主体を変貌させながら発展を遂げる方向となってきて いる。本年度版では、２０１０、２０１１年度で新たに進展した DFM 技術をまとめる。またコンセプ ト的にはかなり固まってきた DFM 技術をベースとしたあるべき開発手順を明確にすると共に、
次の世代においてメインとなると予想される開発要素にも触れる。
Node [nm] 90 65 40 32 28 22 16 11
HP [nm] 120 90 65 45 40 32 22 16
Litho
CMP Other Open/
Short
Perfor mance/
Timing
Other
Single Exposure Low‐k1
Double Patterning EUVL DSANIL
Process Technologies Yield loss to be improved by DFM ‐CA / Yield model
‐Via doubling
‐Wire spreading Implementation Complex
DR
‐HSF
‐Litho‐aware P&R
‐Dummy for CMP
‐RDR
‐Template DR
‐Yield model
‐RDR
‐Template DR
‐Cell optimization
‐Litho‐aware extraction
‐CMP model
‐DPT‐aware layout
‐RDR
‐Decomposition
‐EUV‐aware
‐NIL‐aware
‐DSA‐aware
‐EUV‐aware
‐NIL‐aware
‐DSA‐aware
‐Reliability‐aware
‐Signal integrity‐aware Implementation
Implem entation
Implem entation Implementation
‐DPT‐aware layout
‐RDR
‐Decomposition Defect/Random
Patterning/Systematic
Etching Integration
図 2-5-3 プロセスの進展と DFM のカバー領域 Figure2-5-3 Process improvement and cover range of DFM
リソグラフィ
68
図 2-5-3 に示すように、テクノロジーノード 90nm 世代あたりまでは、Defect 起因の歩留り劣 化がメインであり、Critical Area (CA)計算による killer defect 影響箇所予測技術とその対策技 術が発展した。65nm 以降ではリソグラフィマージンが特に小さいパターン箇所（Hotspot）起因 の Open-short レベルでの歩留り劣化が顕在化した。この Hot Spot の転写性検証並びに修正 工程がチップ設計フローの中に取り込まれて実用化されてきているのがこの２年間の進展の１ つである。次に 40～32nm 以降ではタイミング不良等、Parametric 起因の歩留り低下が顕著に なってきた。Parametric 不良の主要因であるタイミング不良に関してはゲートパターンの方向、
間隔を限定する等の Restricted Design Rule (RDR)の適用が効果的である。またリソグラフィに よるレイアウトからの線幅・形状ずれを考慮した容量抽出、タイミング検証技術の効果が実証さ れてきている[1]。更に 22～16nm 世代では主流となる DPT に対応して DPT-Aware なレイアウト 及び設計ルール、レイアウトを複数枚のマスクに矛盾無く分割する Decomposition 技術、等の 開発がこの２年間で進展している[2]。
④セル設計
↓
⑤チップ設計
Mask OPC Litho
プロセス（①試作→⑦本番）
Fail箇所・ルール特定 Open/Short Performance
Reliability
Hot Spot 修正指針 Dummy
発生指針
⑥設計情報を製造公差 に変換。スペック適正化 設計インテント
（意図）
Hotspot Dishing
Erosion Etching
Other ProcessCMP
CA (Defect) Patterning yield Performance yield 歩留り解析・予測 製造公差
製造公差
製造公差
Complex DR
網羅的 対処
特異的 対処
Template RDR
③設計環境構築（インプリメンテーション）
②設計指針明確化
図 2-5-4 DFM を前提とした設計、プロセス開発の流れ
Figure2-5-4 Flow chart of design and process development based on DFM
図 2-5-4 はこれまで提案されてきた DFM 技術を前提とした設計、プロセス開発の流れのあ るべき姿を示している。まず①設計指針取得用の TEG と各種プロセスシミュレーション結果か
リソグラフィ
69
ら、②設計指針を明確にすると同時に設計指針に矛盾しないプロセスターゲットを FIX する。こ の設計指針とプロセスターゲットそれぞれにミートした設計、プロセス両方が実現して初めて次 世代半導体を量産することができる。次に②設計指針に従って③設計環境を構築する。具体 的には DRC 構築、セル設計・チップ設計ツールのインプリメンテーションを実施する。構築さ れた設計環境を用いて④セル設計、⑤チップ設計を実施する。DFM としては Hotspot Check
& repair, Litho-aware extraction 等を施す。この間プロセス開発もプロセスターゲットを目指し て同時進行している。レイアウトが FIX した段階で⑥設計インテントを元にして製造公差を求め、
⑦プロセス管理基準の適正化を図り、オーバーキル、アンダーキル撲滅に活かす。
L variation (nm)
slack (ns)Timing slack value
OK
GoodNo L
Assignment of gate linewidth tolerance Sensitivity analysis for
CD tolerance estimation
Timing critical path extraction
Critical Path Tolerance < 1 nm Non-critical Path Tolerance > 5 nm
0%
1%
2%
3%
4%
5%
6%
7%
0 5 10
Itertion Number
OPC Convergence Error
Iteration for OPC convergence 3 5 10
Non‐critical Path >5nm
Critical Path <1 nm
0 5000 10000 15000 20000 25000 30000 35000 40000
1 2 3 4 5 6 7 8 9 10 more
OPC/Litho-check spec (nm)
frequency
+L Tolerance (nm)
Frequency of path
1%
95%
4%
1 2 3 4 5 6 7 8 9 10 more
1％x 10 +4% x 5+95％x 3
100% x 10 = 31%
OPC Cycle Time =
図 2‐5-5 設計インテント（意図）を元にした公差による効率的な LSI 製造の一例 Figure2-5-5 Example of effective torerance-aware LSI manufacturing
based on design intent
図 2-5-5 は公差ベース製造によるプロセス効率化の一例として、OPC 効率化の効果を示す
[3]。Timing Closure によってチップ設計が完了した段階で、Timing Critical な Path に対してゲ ート寸法変動に対する Timing Slack を SPICE MODEL から求め、Path ごとの Critical 度に応じ て必要ゲート寸法精度を求めて対応するセルに割り付ける。ゲート層 OPC の収束計算時に当 該許容寸法誤差を反映させる。すなわち許容寸法誤差が緩いゲート箇所は Iteration 回数を 低減させて計算効率を向上させる。今回の例ではゲート寸法精度が 1nm 以下と厳しいセルは 全体の１％程度であり、その他のセルは寸法誤差 3nm 以上でも許容であることが判明した。こ
リソグラフィ
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の知見に基づき OPC の Iteration 回数を削減した結果、OPC 処理時間を３０％程度にすること ができた。
今後は DPT に対応した DFM 技術を設計環境で適用するためのインプリメンテーションが充 実していく。また次世代リソグラフィ候補である EUVL、NIL、DSA に対する DFM 技術開発が進 行する。更に信頼性、Signal Integrity 等に対処するための DFM 開発が本格化するものと思わ れる。
参考文献
[1] Keisuke Hirabayashi et. al., Proc. of SPIE Vol. 7974 797408-1 (2011) [2] Lars Liebmann et. al., Proc. of SPIE Vol. 7974 79740K-1 (2011) [3] Sachiko Kobayashi et. al., Proc. of SPIE Vol. 7641 76410L-1 (2010)
5-4 データ変換、データ形式 5-4-1 データ変換
テープアウトされた設計データ(GDSII)は、RET 処理を行った後、マスク描画装置および Die-to-DB 方式の検査装置用のデータ形式へと変換される。通常、描画装置および検査装 置は、機種ごとに最適化された固有のデータ形式を持っており、これらの形式へとデータを変 換する工程を Mask Data Preparation (MDP) と呼ぶ[1]。
MDP は一般に専用のソフトウェアによって処理され、単純な形式変換のほかに以下のような 処理も同時に行われる。
1. スケーリング
露光装置およびマスクの倍率に応じて、設計パターンを拡大または縮小する。
2. ミラーリング
露光データと設計データはクロム面に対して鏡像関係にあるため、Y 軸を中心にミラ ーリングする。
3. ウィンドウ切り出し
指定された領域の図形だけを抽出する。
4. レイヤ合成
入 力 す る 設 計 デ ー タ (GDSII) に お い て 定 義 さ れ た レ イ ヤ を 論 理 演 算 処 理 (AND/OR/XOR 等) によって結合し、マスクレイアウト上のレイヤを新たに生成する。
5. 白黒反転
使用するレジストおよびマスクのネガポジの組み合わせに応じて、設計パターンを白