機器としてのシングルイベント対策

シングルイベント・フリーの電子部品を採用できれば、機器としての対策は不要である。しか し、要求を満足するSEE耐性をもつ電子部品が存在しない場合には、機器レベルの対策が必要と なる。その際、当該機器のミッションや発生率等を、システムの観点で考慮して部品の選定を行 う。なお、シングルイベント現象は高エネルギーの粒子により発生するものであるため、シール ド厚を大きくすることによる発生率の低下は期待できないことに留意すること。

(a) SEU対策

・ 誤り訂正符号やEDAC回路によりSEUによるエラーの訂正を行う。デバイスの構 造上MBUが発生する可能性がある場合には、MBUとならないようにデータビット を複数デバイスに分散させることや複数ビットの誤り訂正が可能な符号を考慮 する。

・ 冗長系として同一回路を 3 組以上持ち、出力の多数決を取ることにより誤りを

防ぐ。

・ ウォッチドッグタイマを設ける。これは CPU が暴走した際の対策で、一定時間

ごとに特定のアドレスをアクセスしないときにはシステムをリセットする。

(b) SET対策

・ 複数の同一回路を設け、遅延時間の異なる遅延回路を通して信号を与え、多数

決を取る。

・ 偽パルスを排除するフィルタ回路を設ける。

・ SETの影響が小さくなるような回路パラメータとする。

・ SEUと同様の対策をとる。

(c) SEL対策

・ 過大電流によりICが破壊することを防ぐために、電流制限回路を設ける。なお、

定常時と異常時のしきい値は、当該ICのトータルドーズによる電源電流の増加 も考慮して設定する必要がある。

・ 冗長系として同一回路を複数持つ。

(d) SEB対策

・ SEBは使用電圧が定格電圧に近いほど発生確率が上がるので、個々のデバイスの SEB 耐性を考慮に入れてミッション要求に応じ適切なディレーティング値を設 定した回路構成とすること。

(e) SEGR対策

・個々のデバイスのSEGR耐性を考慮に入れて、規定された安全動作領域の範囲内で ミッション要求に応じ適切なディレーティング値を設定した回路構成とすること。

JERG-2-143 NOTICE-1

図2.5-1 シングルイベントに対する設計フロー

表2.5-1 各シングルイベントで対象となるデバイス

種類 対象となるデバイス

SEU メモリ素子、マイクロプロセッサ

SET アナログIC（コンパレータ、オペアンプ、レギュレータ、ドライバIC、

ADC、DAC等）、ロジック回路、高速フォトカプラ、高速MPU、高速メモ リ素子等

SEL CMOSデバイス

SEB NチャンネルパワーMOSFET、NPNバイポーラトランジスタ SEGR パワーMOSFET

2.6 半導体デバイスの変位損傷に対する設計標準