例 2 の コ ン フ ィ ギ ュ レーシ ョ ンは次の と お り です。

• BPI (x16) 同期モー ド 、50 MHz ± 100 ppm で動作

• 第 1 段階のサ イ ズ = 11822112 ビ ッ ト = 11.27 Mb

コ ン フ ィ ギ ュ レーシ ョ ンの ロ ー ド 時間の計算手順は次の と お り です。

1. 最小 ク ロ ッ ク 周波数を計算 し ます。

50 MHz × (1 - 0.0001) = 49.995 MHz 2. 最小 PROM 帯域幅を計算 し ます。

16 ビ ッ ト × 49.995 MHz = 799.92 Mb/s

3. 第 1 段階のビ ッ ト ス ト リ ームの ロ ー ド 時間を計算 し ます。

11.27 Mb / 799.92 Mb/s = ~0.0141 s ま たは 14.1 ms

ビ ッ ト ス ト リ ーム圧縮の使用

第 1 段階のビ ッ ト ス ト リ ームのサ イ ズ を最小限に抑え る こ と が Tandem コ ン フ ィ ギ ュ レーシ ョ ンの最終目的であ る た め、 ビ ッ ト ス ト リ ーム圧縮は非常に有効です。 こ のオプシ ョ ンでは、 マルチフ レーム書 き 込みテ ク ニ ッ ク を利用 し て ビ ッ ト ス ト リ ームのサ イ ズ を縮小す る ため、 その結果 コ ン フ ィ ギ ュ レーシ ョ ン時間を短縮で き ます。 圧縮量は各 デザ イ ンで異な り ます。Tandem が選択 さ れてい る 場合、IP レベルの制約で圧縮機能が有効にな り ます。 こ れは、 必 要に応 じ てユーザーデザ イ ン制約に上書 き で き ます。 次の コ マ ン ド を使用 し て、 ビ ッ ト ス ト リ ーム圧縮を有効化/無 効化で き ます。

set_property BITSTREAM.GENERAL.COMPRESS <TRUE|FALSE> [current_design]

ビ ッ ト ス ト リ ームのロー ド 時間に関する その他の注意事項

ビ ッ ト ス ト リ ーム コ ン フ ィ ギ ュ レーシ ョ ン時間は、 次の要素に よ っ て も 影響を受け ます。

• 電源の立ち上が り 時間 (レ ギ ュ レー タ に よ る 遅延な ど)

• TPOR (パ ワーオン リ セ ッ ト)

電源の立ち上が り 時間はデザ イ ンに よ っ て異な り ます。 立ち上が り 時間の長いデザ イ ンや遅延の多いデザ イ ンは避 けて く だ さ い。FPGA コ ン フ ィ ギ ュ レーシ ョ ン を開始す る ために必要な FPGA 電源については、 『UltraScale アーキ テ ク チ ャ コ ン フ ィ ギ ュ レーシ ョ ンユーザーガ イ ド 』 (UG570) [参照7] を参照 し て く だ さ い。

通常、FPGA の電源はシ ス テ ム電源 と 同時ま たはその少 し 前に立ち上が り ます。 こ の よ う な場合、 シ ス テ ム電源が安

定す る ま で 100 ms はカ ウ ン ト さ れないため、 タ イ ミ ン グ マージ ン を得 る こ と がで き ます。 し か し こ れ も ま たデザ イ ンに よ っ て異な り ます。FPGA 電源 と シ ス テ ム電源 と の関係を理解す る には、 シ ス テ ム を特性評価す る 必要があ り ま す。

TPOR は、 標準電源立ち上が り レー ト の場合は 57 ms、UltraScale+ デバ イ ス の高速立ち上が り レー ト の場合は 15 ms で す。 詳細は 『Kintex UltraScale アーキ テ ク チ ャ デー タ シー ト: DC 特性お よ び AC ス イ ッ チ特性』 (DS922) [参照13]、 お よ び 『Virtex UltraScale アーキ テ ク チ ャ デー タ シー ト: DC 特性お よ び AC ス イ ッ チ特性』 (DS923) [参照14] を参照 し て く だ さ い。

「Tandem コ ン フ ィ ギ ュ レーシ ョ ンのビ ッ ト ス ト リ ーム ロ ー ド 時間の計算」の例 1 (Quad SPI フ ラ ッ シ ュ [x4]、66 MHz

± 200 ppm で動作) の 2 つのケース を例に挙げて説明 し ます。

• 「ケース 1: ATX 供給がない場合」

• 「ケース 2: ATX 供給があ る 場合」

3.3 V お よ び 12 V のシ ス テ ム電源の後、FPGA 電源は安定レベル (2 ms) に達す る す る も の と 仮定 し ます。 こ の時間差

は TFPGA_PWR と 呼ばれます。 こ の場合、 シ ス テ ム電源の後に FPGA 電源が立ち上が る ため、 電源の立ち上が り 時間

は 100 ms のマージ ン を縮め る こ と にな り ます。

テ ス ト す る 式は次の よ う にな り ます。

TPOR + ビ ッ ト ス ト リ ーム ロ ー ド 時間 + TFPGA_PWR < 100 ms (ATX がない場合)

TPOR + ビ ッ ト ス ト リ ーム ロ ー ド 時間 + TFPGA_PWR - 100 ms < 100 ms (ATX があ る 場合)

ケース 1: ATX 供給がない場合

ATX 供給がないため、3.3 V お よ び 12 V のシ ス テ ム電源が公称電圧の 9% お よ び 8% 内にそれぞれ達す る と 、100 ms

がカ ウ ン ト さ れ始め ます (詳細は、 『PCI Express Card Electromechanical Specification』 を参照)。

50 ms (TPOR) + 42.7 ms (ビ ッ ト ス ト リ ーム時間) + 2 ms (立ち上が り 時間) = 94.7 ms 94.7 ms < 100 ms PCIe 標準 (okay)

こ のケース では、 マージ ンは 5.3 ms にな り ます。

ケース 2: ATX 供給がある場合

ATX 供給は、 シ ス テ ム電源が安定 し てい る と き を示す PWR_OK 信号を供給 し ます。 こ の信号は実際の電源が安定 し てか ら 最低 100 ms 後にアサー ト さ れます。 つま り 、 タ イ ミ ン グマージ ンに こ の 100 ms が追加 さ れ る 可能性があ る と い う こ と です。

50 ms (TPOR) + 42.7 ms (ビ ッ ト ス ト リ ーム時間) + 2 ms (立ち上が り 時間) - 100 ms = -5.3 ms -5.3 ms < 100 ms PCIe 標準 (okay)

こ のケース では、 マージ ンは 105.3 ms にな り ます。

サン プル ビ ッ ト ス ト リ ーム サイ ズ

第 1 段階のビ ッ ト ス ト リ ームの最終的なサ イ ズは次に示す さ ま ざ ま な要素の影響を受けて変わ り ます。

IP: 第 1 段階の Pblock のサ イ ズお よ び形状が、 第 1 段階に必要な フ レーム数を決定 し ます。x8 お よ び x16 の コ ン フ ィ ギ ュ レーシ ョ ンでは、 第 1 段階フ ロ アプ ラ ンに さ ら に GT ク ワ ッ ド が必要 と な る ため、 第 1 段階ビ ッ ト ス

ト リ ームのサ イ ズが大 き く な り ます。

• デバ イ ス: デバ イ ス の幅が広いほ ど、IP を ク ロ ッ キ ン グ リ ソ ース に接続する のに必要な配線フ レーム数が多 く な り ます。

• デザ イ ン: リ セ ッ ト ピ ンの位置は、 ユーザー アプ リ ケーシ ョ ンの追加に よ っ て も た ら さ れ る 多 く の要素の う ちの 1 つです。

• GT の ロ ケーシ ョ ン: 使用す る GT ク ワ ッ ド の選択に よ っ て、 第 1 段階ビ ッ ト ス ト リ ームのサ イ ズが変わ り ます。

最 も 効率的に リ ソ ース を使用す る には、PCI Express ハー ド ブ ロ ッ ク に隣接す る GT ク ワ ッ ド を使用 し ます。

• 圧縮: デバ イ ス使用率が高 く な る と 、 圧縮の効果は低 く な り ます。

ベース ラ イ ン と し て、PCIe IP と 共に生成 さ れ る サンプル (PIO) デザ イ ンのビ ッ ト ス ト リ ーム サ イ ズお よ び コ ン フ ィ ギ ュ レーシ ョ ン時間の例をい く つか示 し ます。

Tandem PCIe 手法を使用 し て第 2 段階のビ ッ ト ス ト リ ーム を ロ ー ド す る のにかか る 時間は、 次の 3 つの追加要因に よ っ て異な り ます。

• PCI Express リ ン ク の幅 と 速度。

• MCAP をプ ロ グ ラ ムす る のに使用 さ れた ク ロ ッ ク 周波数。

• ルー ト ポー ト ホ ス ト がエン ド ポ イ ン ト FPGA デザ イ ンへビ ッ ト ス ト リ ーム を供給で き る 効率性。 ほ と ん ど のデ ザ イ ンでは、 こ れ ら が制限要因です。

こ れ ら 3 つの要因の最 も 低い帯域幅に よ っ て、 第 2 段階のビ ッ ト ス ト リ ームが ロ ー ド さ れ る 速度が決定 し ます。

表 3-3:ビ ッ ト ス ト リ ームサイ ズおよび コ ン フ ィ ギ ュ レーシ ョ ン時間の例(1)

デバイ ス フ ルビ ッ ト ス ト リ ーム フル: BPI16

(50 MHz) Tandem 第 1 段階(2) Tandem: BPI16 (50 MHz)

KU15P 277.3 Mb 346.6 ms 17.6 Mb 22.0 ms

VU9P 611.6 Mb 764.5 ms 17.5 Mb 21.8 ms

注記:

1. こ こ に示す コ ン フ ィ ギ ュ レーシ ョ ン時間には TPOR は含まれてい ません。

2. PIO デザ イ ンは非常に小 さ いため、 ビ ッ ト ス ト リ ーム サ イ ズ を小 さ く す る のに圧縮は非常に効果的です。 こ れ ら の数値は、

フル デザ イ ン を使用 し た場合に よ り 正確な見積 も り がで き る よ う に、 圧縮な し で得た も のです。 こ れ ら の値は、Vivado Design Suite 2016.3 で PCIe Gen3x16 コ ン フ ィ ギ ュ レーシ ョ ン を使用 し て生成 さ れま し た。

ク ロ ッ キング

コ アには、100/125/250 MHz の基準 ク ロ ッ ク 入力が必要です。 詳細は、ザ イ リ ン ク ス PCI Express ソ リ ュ ーシ ョ ンセ ン タ ーの各ア ンサーを参照 し て く だ さ い。

図3-9 に、 ク ロ ッ キ ン グ アーキ テ ク チ ャ の例を示 し ます。

コ アのユーザー イ ン タ ーフ ェ イ ス信号はすべて同 じ ク ロ ッ ク (user_clk) と 同期が取 ら れ、 設定 さ れた リ ン ク ス ピー ド と 幅に応 じ て 62.5、125、 ま たは 250 MHz の周波数にな り ます (図3-9 )。

一般的な PCI Express ソ リ ューシ ョ ンでは、PCI Express 基準 ク ロ ッ ク はスペ ク ト ラ ム拡散 ク ロ ッ ク (SSC) で、100 MHz で供給 さ れます。 ほ と ん ど の コ マーシ ャ ル用の PCI Express シ ス テ ムでは、SSC を無効にで き ません。SSC お よ び PCI Express の詳細は、 『PCI Express Base Specification Revision 3.0』 [参照2] のセ ク シ ョ ン 4.3.7.1.1 を参照 し て く だ さ い。

重要:すべてのア ド イ ンカー ドデザ イ ンは、 供給 さ れ る 基準 ク ロ ッ ク の特性のため、 同期 ク ロ ッ ク 供給を使用す る 必要があ り ます。 ス ロ ッ ト ク ロ ッ ク を使用 し てい る デバ イ ス の場合、 リ ン ク ス テー タ ス レ ジ ス タ の ス ロ ッ ト ク ロ ッ ク コ ン フ ィ ギ ュ レーシ ョ ン を Vivado® IP カ タ ロ グで有効にす る 必要があ り ます。

各 リ ン ク パー ト ナー デバ イ ス は同 じ ク ロ ッ ク ソ ース を共有 し ます。図3-10 お よ び図3-11 は、100 MHz の基準 ク ロ ッ ク を使用す る シ ス テ ム を示 し てい ます。 デバ イ ス がエンベデ ッ ド シ ス テ ムの一部であ っ た と し て も 、 シ ス テ ム が コ マーシ ャ ル版の PCI Express ルー ト コ ンプ レ ッ ク ス ま たは ス イ ッ チを一般的なマザーボー ド ク ロ ッ ク 供給で使用 す る 場合は、 同期 ク ロ ッ ク 供給をやは り 使用す る 必要があ り ます。

X-Ref Target - Figure 3-9

図 3-9:ク ロ ッ キングアーキテ ク チ ャ GTY/GTH

CLKP CLKN

REF_CLK

IBUFDS_

GTE3

BUFG_GT

BUFG_GT

BUFG_GT

BUFG_GT

TXOUTCLK

USER_CLK

CORE_CLK

MCAP_CLK PIPE_CLK

EN Gen Soft Logic

USER_CLK_EN PCIE40E4

To BRAMs Dynamic Speed

Switch (Gen2 & Gen3)

To User Logic To BRAMs

To AXI4ST I/F Bridge (Gen3x16)

CORE_CLK CORE_CLK_MI*

To GTH/GTY To PIPE I/F Soft Logic

PIPE_CLK

USER_CLK2 To AXI4ST I/F Bridge (Gen3x16)

;

注記:図3-10 お よ び図3-11 では、 ボー ド レ イ ア ウ ト を示 し てい ます。 ボー ド レ イ ア ウ ト 時には、 カ ッ プ リ ン グ、 終 端な ど が適切に使用 さ れてい る こ と を確認 し て く だ さ い。 『UltraScale アーキ テ ク チ ャ GTH ト ラ ン シーバー ユーザー ガ イ ド 』 (UG576)[参照11] の 「ボー ド デザ イ ンのガ イ ド ラ イ ン」 を参照 し て く だ さ い。

リ セ ッ ト

こ の コ アは、PCI Express 基本 リ セ ッ ト 中にアサー ト さ れた非同期でア ク テ ィ ブ Low の リ セ ッ ト 信号であ る sys_reset を使用 し てシ ス テ ム を リ セ ッ ト し ます。 こ の信号を アサー ト す る と 、GTH ト ラ ン シーバーを含む コ ア 全体がハー ド リ セ ッ ト にな り ます。 こ の リ セ ッ ト を リ リ ース し た後、 コ アは リ ン ク ト レ イ ン を試み、 ま た通常操作 を再開 し よ う と し ます。 ア ド イ ン カー ド な ど一般的なエン ド ポ イ ン ト アプ リ ケーシ ョ ンでは、 リ セ ッ ト 側帯波信号 があ り 、sys_reset に接続 し てお く 必要があ り ます。 シ ス テ ム リ セ ッ ト 側帯波信号がないエン ド ポ イ ン ト アプ リ ケーシ ョ ンの場合は、 初期ハー ド ウ ェ ア リ セ ッ ト を ロ ーカルに生成す る 必要があ り ます。PCI Express では 4 つの リ セ ッ ト イ ベン ト があ り ます。

X-Ref Target - Figure 3-10

図 3-10: 100 MHz の基準 ク ロ ッ ク を使用 し たエ ンベデ ッ ド シ ス テム

X-Ref Target - Figure 3-11

図 3-11: 100 MHz の基準 ク ロ ッ ク を使用 し たオープ ンシ ス テムア ド イ ン カ ー ド

'HYLFH (QGSRLQW

;

3&,([SUHVV 6ZLWFKRU5RRW

&RPSOH['HYLFH

3&,([SUHVV

&ORFN2VFLOODWRU 0+]

*7+

7UDQVFHLYHUV

0+]

(PEHGGHG6\VWHP%RDUG

3&,H/LQN 3&,H/LQN

3&,H/LQN

3&,([SUHVV&RQQHFWRU 'HYLFH(QGSRLQW

*7+*7<

7UDQVFHLYHUV 0+]ZLWK66&

3&,([SUHVV&ORFN

3&,([SUHVV$GG,Q&DUG

B

3&,H/LQN

3&,H/LQN 3&,H/LQN

;

ドキュメント内 UltraScale+ Devices Integrated Block for PCI Express v1.1 LogiCORE IP 製品ガイド (PG213) (Page 99-200)