SoC FPGA がターゲットとするアプリケーション ( 通信インフラストラクチャ、産業
機器、オートモーティブ、高性能コンピューティング、防衛機器、航空宇宙、医療機 器、多機能プリンタなど) の処理要件を満たすために、アルテラは図 11 に示す 3 世代 プロセッサ・ロードマップを策定しています。
ロードマップは、このホワイトペーパーの主な焦点である 28nm Cyclone V および Arria V SoC FPGA に始まります。20nm の第 2 世代である Arria 10 SoC FPGA プロセッ パワーオフ・シーケンス なし
I/O バンクが 3.3 V ペリフェラルをドライブする 場合、デバイスの信頼性を維持するためにシーケ ンスが必要
ホット・ソケット機能 あり なし
表17. SoC FPGA のパワーオン／パワーオフ・シーケンス要件 (２/２) 機能 アルテラ SoC
FPGA ベンダー B
図 11. アルテラ SoC FPGA 製品ポートフォリオのロードマップ
により、プロセッサ性能が第 1 世代から 87% 向上します。また、第 2 世代ではセキュ リティおよびメモリ・サポートの領域での機能強化も加えられます。第 3 世代の SoC FPGA プロセッサ・サブシステムでは、Stratix 10 SoC FPGA へのクワッドコア ARM
Cortex-A53 プロセッサの統合により、ハイエンドの性能がさらに向上します。64 ビッ
ト A53 は、消費電力の増加を最小限に抑えながら、大幅な性能向上を実現します。必 要な場合、第 2 世代ソフトウェアとの互換性を維持するために 4 コア中 2 コアを 32 ビット・モードで動作させながら、他の 2 コアを新しいアプリケーション用に 64 ビッ トで動作させることも可能です。
シリコン・プロセス・テクノロジ
あらゆるシリコン・コンポーネントのロードマップを支える上で、シリコン・プロセ ス・テクノロジは重要なポイントです。現在、ほとんどの SoC FPGA は 28nm シリコ ン・プロセスで製造されています。プロセス・テクノロジにおける次の大きな進歩は FinFET テクノロジです。
FinFET テクノロジ
FinFET トランジスタは、図 12 に示すようにチャネルを横に配置することで、2 次元 デザインから 3 次元デザインへの移行を可能にすることにより、半導体業界に革命を もたらそうとしています。
(画像提供：Intel Corp.)
図 12. FinFET の 3 次元構造は消費電力削減、リーク電流削減、および面積削減を実現
この新しい構造の利点は、高集積化、リーク低減、およびアクティブ消費電力削減で す。図 13 に示すように、Intel 社 の 3 次元 FinFET デザイン技術「トライゲート」は、
従来の 2 次元プレーナ・テクノロジに比べ、大幅なリーク電流の削減を可能にします。
(画像提供：Intel Corp.)
Intel 社 は FinFET テクノロジを主導しています。Intel 社 の第 1 世代は 22nm でしたが、
現在は第 2 世代の 14nm 「トライゲート」に移行しています。アルテラ SoC FPGA は、
14nm プロセス・ノードでトライゲート・テクノロジを採用する予定です。
f アルテラの FinFET テクノロジ実装計画の詳細については、ホワイトペーパー「トラ イゲート・テクノロジによる FPGA のブレークスルー・アドバンテージ」を参照し てください。
ツールのロードマップ
アルテラは、デバッグおよび開発ツールに関して、ARM 社と長期的な戦略的関係を 構築しています。2012 年 12 月、両社はアルテラ SoC FPGA 用 FPGA 対応デバッグ機 能を備えた ARM DS-5™ エンベデッド・ソフトウェア開発ツールキットを共同開発す ることで合意したと発表しました。ARM Development Studio 5 (DS-5) Altera Edition ツールキットは、アルテラ SoC FPGA の統合デュアルコア CPU サブシステムと FPGA ファブリックの間にあるデバッグの壁を取り除きます。この新しいツールキットは、
ARM アーキテクチャ用の最先端マルチコア・デバッガと FPGA に含まれるロジック に適応させる機能を組み合わせることにより、標準 DS-5 ユーザー・インタフェース を介して、チップ全体に対するかつてないレベルの可視性とコントロールをエンベ デッド・ソフトウェア開発者にもたらします。機能および性能の強化により、Stratix 10 SoC FPGA を含め、アルテラの将来のシリコン・ロードマップにまで FPGA 対応デ バッグを広げることで、この協力体制を推進し続けます。
図 13. FinFET デザインによりリーク電流の低減を実現
これらの取り組みと並行して、アルテラは FPGA に OpenCL™ 規格を導入することに より、従来のハードウェア・アーキテクチャ (CPU、GPU など ) を大幅に上回る高性 能化と低消費電力化を実現しています。OpenCL は ANSI C 言語にエクステンション を追加したものを利用するため、OpenCL 規格による FPGA ベースのヘテロジニアス・
システム (CPU + FPGA) の開発時間は、Verilog や VHDL などの低水準ハードウェア記 述言語 (HDL) による従来の FPGA 開発に比べて、市場投入期間の点で大きな強みとな ります。アルテラは、2010 年に Khronos Group に参加し、次の OpenCL 2.0 仕様策定 に積極的に貢献しています。また、OpenCL コードを HDL にコンパイルするためのコ ンパイラを提供する SDK for OpenCL を開発しました。このコンパイラは、カーネル・
コードからプログラミング・ファイルを生成します。このプログラミング・ファイル を FPGA にダウンロードして、ハードウェア・アクセラレーションやその他の機能を 実行します。
2013 年 10月、アルテラは SDK for OpenCL が OpenCL 1.0 規格に準拠し、Khronos Group の OpenCL 準拠製品リストに登録されたことを発表しました。ソフトウェア開発者が FPGA の超並列アーキテクチャを利用してシステムの高速化を図ることを可能にす る、FPGA に最適化された OpenCL ソリューションを提供している企業は、現在のと ころアルテラだけです。アルテラは、今後も OpenCL およびマルチコア・ヘテロジニ アス並列処理を前進させ、SoC FPGA による性能向上と設計者の生産性向上を推進し ます。
f アルテラの SoC FPGA 向け OpenCL の詳細については、ホワイトペーパー「 OpenCL 規格を用いた FPGA デザインの導入」を参照してください。
開発ツール
SoC FPGA は、エレクトロニクス製品の高速化、低価格化、およびエネルギー効率向 上の大きな可能性を開きます。しかし、ハードウェアのイノベーションには、開発お よびデバッグ・ツールの同様のイノベーションが伴わなければなりません。結局、設 計者がデバイスをどの程度うまく使いこなせるかは、ソフトウェアによって決まりま す。ソフトウェア開発者は、SoC FPGA およびその機能が広範な用途において、スタ ンドアロン・プロセッサとして容易かつ効率的に利用可能であることに気付くはずで
す。表18 に、ARM DS-5 Altera Edition ツールを利用するアルテラ SoC エンベデッド・
デザイン・スイート (EDS) 開発環境と、ベンダー B が提供しているデバッグ・ツール とのさまざまな違いをまとめています。
表18. SoC FPGA デバイス用インシステム・デバッグおよび開発ツール機能 (１/３) 機能
アルテラ SoC EDS (ARM DS-9 Altera Edition
を含む)
ベンダー B の デバッグ・ツール
バージョンの比較 13.1 2013.3
FPGA 対応デバッグ あり なし
すべての ARM プロセッサと FPGA ツールに対応し
た USB ケーブル あり なし
ペリフェラル・レジスタの自動表示 あり なし
VFP および Neon レジスタの表示 あり なし
デバッグ：シングルステップ、ウォッチポイントな
ど あり あり
タイムスタンプおよびトレース・データ・ストリー ムを含む CPU↔FPGA クロストリガ
あり
ARM CoreSight™互換、シ ステム・トレース・マク ロセル (STM) を使用
なし
追加のサードパーティ・
ハードウェアおよびソフ トウェアの購入により可 能
プロセッサ・トレース・サポート あり
なし
追加のサードパーティ・
ハードウェアおよびソフ トウェアが必要
トレース・バッファ 32 KB 4 KB
代替デスティネーション (DRAM、高速トランシー バなど) へのトレース・パケットのルーティング
あり
Coresight エンベデッド・
トレース・ルータ
なし 外部トレース・プローブへのトレース・パケットの
ルーティング あり あり
ARM トレース・ストリームへの FPGA 情報の付加
あり
ARM CoreSight STM を使 用
あり
ベンダー独自のソリュー ション
ハードウェア支援トレースに関する Linux ネイティ ブ・サポート
あり
カーネルおよびアプリ ケーション
なし
並列マルチコア・デバッガ
あり
マルチコア・システム専 用設計 ARM DS-5
なし 非対称型マルチプロセッシング (AMP) アプリケー
ションにおけるマルチコア・デバッグ あり あり
対称型マルチプロセッシング (SMP) オペレーティン
グ・システムのマルチコア・デバッグ あり なし
Linux カーネル認識 あり なし
非侵入型コード・プロファイリング
あり
プロセッサ、FPGA、およ び消費電力プロファイリ ングを含む ARM Streamline (ds.arm.com/ds-5/optimize/ 参照)
(図 16 参照)
なし
セミホスティング・サポート (JTAG 経由のホスト - ARM プロセッサ間通信)
下記リンクを参照：
infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.d
あり なし
表18. SoC FPGA デバイス用インシステム・デバッグおよび開発ツール機能 (２/３)
機能
アルテラ SoC EDS (ARM DS-9 Altera Edition
を含む)
ベンダー B の デバッグ・ツール
長年、ソフトウェア開発はプロジェクト・スケジュールの大半を占めてきました。プ ロセッサと FPGA が同じデバイスに搭載されるというハイブリッド性は、開発に新た な次元をもたらします。この次元がプロジェクト・スケジュール、エンジニアリン グ・チームの学習効率、ソフトウェア・ツールへの過去の投資にどう影響するかにつ いて、慎重に検討する必要があります。
開発ツールの課題
「FPGA」の「FP」は「フィールド・プログラマブル」を意味します。つまり、開発プ ロジェクトの過程でハードウェア・エンジニアリング・チームがハードウェアをプロ グラムすることに加え、実行時にこのハードウェアをリコンフィギュレーションする ことさえもあり得るということです。このフィールド・プログラマビリティは、従来 の SoC デバイスに比べて、ソフトウェア面で 2 つの重要な影響をもたらします。
CPU ソフトウェアと FPGA プログラムの開発およびデバッグが並行して行われ る。これは大きな進歩です。従来の SoC の場合、エンベデッド・ソフトウェアの 開発は、確定したハードウェアに基づいて行う形でした。
FPGA ハードウェア定義はユーザー定義であるため、SoC FPGA に付属するソフト
ウェア開発ツールおよびボード・サポート・パッケージ (BSP) は、SoC FPGA の標 準ペリフェラルをすべてサポートしているが、ハードウェア・チームが開発する FPGA ベースのペリフェラルのメモリ・マップ情報やデバッグ・フックはプリロー ドされていない。
これらは、アーキテクチャの重要性がハードウェアと同じようにソフトウェアにも当 てはまることを示す非常に重要な影響です。
ARM との互換性は前提であり、FPGA の実装が差異化をもたらす
何よりもまず、これらの新しいデバイス用のツールは ARM 互換であり、ARM エコ システムを利用可能であることが不可欠です。現在市販されている SoC FPGA はすべ て、一般に ARM プロセッサ・ソフトウェア開発ツールの広大なエコシステムからの サポートを含む ARM プロセッサ IP を利用しています。しかし、デバイスに追加され た FPGA 部分の扱い方は、ベンダーによって異なります。これらの違いは、特に以下 の領域に影響します。
ベアメタル・アプリケーション開発
扱いやすい OpenBSD ライ センスによる変更可能 ハードウェア・ライブラ リ
ベンダー独自の BSP プロ ジェクト・ビルド
ハードウェア VFP および NEON コンパイラ・サ ポート
あり (Linux)
14.0 でベアメタル・コン パイラをサポート予定
あり (Linux/ベアメタル) 表18. SoC FPGA デバイス用インシステム・デバッグおよび開発ツール機能 (３/３)
機能
アルテラ SoC EDS (ARM DS-9 Altera Edition
を含む)
ベンダー B の デバッグ・ツール