「下側」の接続点のすぐ隣に接続します。
3.
電流センス抵抗RSNS(FET)はNチャネルMOSFETのソース の接続点のすぐ隣に配置し、入出力コンデンサの負端子に 戻して接続を完了します。4.
上述の接続点のレイアウトが終了してから、必要に応じてス ナバを回路にできるだけ近づけて接続します。この場合も、ビアの使用は避けます。
5.
フライバックを配置した層の下の層はグランドにする必要 があります。その他の推奨項目
6.
他の銅層からフライバックを配置した層への電源の正と負(グランド)の接続には、必要に応じてビアを使用します。 1つ
の大きなビアとして機能するように、複数のビアを密集して 配置します。0.5Aの電流に対して1個のビアを推奨します。
7.
電流センスの帰還トレースは同一の層にまとめて常に一対 にし、トレースの間隔をできるだけ小さくして配線する必要 があります。これらのトレース上のフィルタ部品はすべて、セ ンス抵抗のところではなく、デバイスに隣接させて配置しま す。8.
制御デバイスはスイッチングFETのゲート端子の近くに配 置する必要があります。FETをきれいにドライブするために、
ゲート・ドライブ信号を短くしておきます。これには、スイッチ ングFETのソース・ピンに接続されるデバイスの電源ピンも 含まれます。このデバイスは上述のフライバックの配置に対 して
PCBの反対側に配置することができます。
9.
図21に、標準電流センス抵抗を使用したケルビン・センスの ような動作を実現する安価な方法を示します。アプリケーション情報
TO CSP AND CSN
4110 F21
DIRECTION OF CHARGING CURRENT
RSNS(BAT)
図21. バッテリ電流のケルビン・センス
LTC4110
48
4110fb
標準的応用例
6個の直列セルのSLAバッテリを制御する、温度補償機能付きの バッテリ・バックアップ・システム・マネージャ
DCIN INID
CLN CLP DCDIV 7.32k
1.21k 8.66k
24.3k
RSNS(FET) 0.05Ω 0.5W 33Ω0.5W 5%
0.5W33Ω 5%
RSL 3.32k RCL
0.02Ω 1W
3.01k 0.1µF 1k
2k 330nF
1nF 1nF
1k 2k
330nF
RSNS(BAT) 0.1Ω0.25W THA
THB
VREF
10kNTC ß = 3750
I2C HOSTTO
0.1µF LOWESR
NO TIMER
HIGH CURRENT BACKUP LOAD DESIGN
0.5A BACKDRIVE CURRENT CUTOFF (CALIBRATION) 1A CHARGE AND CALIBRATION CURRENT
ALL RESISTORS ARE 1% UNLESS NOTED OTHERWISE Q1: Si7216DN
Q2: Si7445DP Q3: Si7983DP T1: BH510-1019
20µFVERY LOW ESR
BATTERY IDEAL DIODE INPUT
IDEAL DIODE Q2
TO SYSTEM LOAD TO BACKUP LOAD
VCHG 12V
VCAL VDIS VDD
ICHG ICAL IPCC
SELA SELC SDA SCL TYPE
DCOUT SUPPLY
INPUT (12V)
NC BATID CHGFET DCHFET ISENSE
CSP CSN
BAT ITH ACPDLY TIMER
VDD ACPb GP101 GP102 GP103 SHDN GND SGND
VERY20µF LOW ESR
25.5k
+ + +
+ + +
4110 TA04
FLOAT VOLTAGE = 2.35V/CELL AT 25°C TC = –2mV/°C
LTC4110 0.1µF
LOWESR
0.1µF LOWESR
– +
VDD
–
+ 84.5k
16.2k
Q3
Q1A Q1B
T1
36.5k
VDD
LTC4110
49
4110fb
標準的応用例
9個の直列セルのNiMHバッテリを制御する、ホスト・プロセッサによって管理された 調整機能付きのバッテリ・バックアップ・システム・マネージャ
DCIN INID
CLN CLP DCDIV THA
VREF
10kNTC
I2C HOSTTO
0.1µF LOWESR
20µFVERY LOW ESR
BATTERY IDEAL DIODE INPUT
IDEAL DIODE
TO SYSTEM LOAD TO BACKUP LOAD
VCHG VCAL VDIS ICHG ICAL IPCC
SELA SELC SDA SCL TYPE
DCOUT SUPPLY
INPUT (12V)
NC BATID CHGFET DCHFET ISENSE
CSP CSN
BAT ITH ACPDLY TIMER
VDD ACPb GP101 GP102 GP103 SHDN GND SGND
VERY20µF LOW ESR
+ + + + + + + + +
I2C HOSTTO
4110 TA05
LTC4110 0.1µF
LOWESR
0.1µF LOWESR
THB RTHA 1.13k RTHB 54.9k 1.21k
49.9k 8.66k
RSNS(FET) 0.05Ω 0.5W 33Ω0.5W 5%
0.5W33Ω 5%
RSL 3.32k RCL
0.02Ω 1W
3.01k 0.1µF
0.1µF
1k
2k 330nF
1nF 1nF
1k 2k
330nF
RSNS(BAT) 0.1Ω0.25W
NO TIMER
HIGH CURRENT BACKUP LOAD DESIGN
0.5A BACKDRIVE CURRENT CUTOFF (CALIBRATION) 1A CHARGE AND CALIBRATION CURRENT 0.2A WAKE-UP/PRECONDITIONING CURRENT HOST PROVIDES SMBus PULL-UP RESISTORS ALL RESISTORS ARE 1% UNLESS NOTED OTHERWISE Q1: Si7216DN
Q2: Si7445DN Q3: Si7983DP T1: BH510-1019
Q2
Q3
Q1A Q1B
36.5k 187k
37.4k
10.8V (9 CELL) T1
LTC4110
50
4110fb
標準的応用例
3個の直列セルのリチウムイオン、ガスゲージ・スマート・バッテリの2組を制御する、ホスト・プロセッサと SMBusマルチプレクサによって管理された調整機能付きのデュアル・バッテリ・バックアップ・システム・マネージャ DCININID CLN CLP DCDIV THA VREF
10k NTC
SMB2 SMB1 SMB2
SMB1
0.1µF
LOW ESR 20µF VER
Y LOW ESR
BATTERY
IDEAL DIODE
INPUT IDEAL DIODE
TO BACKUP LOAD
SELC SDA SCL TYPE
DCOUT NC BATID CHGFET DCHFET ISENSE CSP CSN BAT ITH ACPDLY TIMER VDD ACPb GP101 GP102 GP103 SHDN GNDSGND
20µF VER
Y LOW ESR + + +SMB2 4110 TA06
LTC4110
0.1µF
LOW ESR
0.1µF
LOW ESR
THB
RTHA 1.13k RTHB 54.9k
DCININID CLN CLP DCDIV THA VREF
10k NTC
BATTERY 2 (12.6V)
10.8V 3 CELL
10.8V 3 CELL
BATTERY 1 (12.6V) 0.1µF
LOW ESR 20µF VER
Y LOW ESR
BATTERY
IDEAL DIODE
INPUT IDEAL DIODE
TO SYSTEM LOAD
SELC SDA SCL TYPE
DCOUT
SUPPLY
INPUT (12V)
NC BATID CHGFET DCHFET ISENSE CSP CSN BAT ITH ACPDLY TIMER VDD ACPb GP101 GP102 GP103 SHDN GNDSGND
20µF VER
Y LOW ESR + + +SMB1 SMBUS MULTIPLEXORHOST I2C/SMBus LTC4305
LTC4110
0.1µF
LOW ESR
0.1µF
LOW ESR
THB
RTHA 1.13k RTHB 54.9k VCHG VCAL VDIS ICHG ICAL IPCC SELA
1.21k 113k
8.66k
RCL 0.02Ω 1W
0.1µF
7HR CHARGE TIME HIGH CURRENT BACKUP LOAD DESIGN 0.5A BACKDRIVE CURRENT CUTOFF 1A CHARGE AND CALIBRA TION CURRENT 0.2A WAKE-UP/PRECONDITIONING CURRENT ALL RESISTORS ARE 1% UNLESS NOTED OTHERWISE SEE LTC4305 DATA SHEET FOR PULL-UP INFORMATION
Q1, Q2: Si7216DN Q3, Q4: Si7445DP Q5, Q6: Si7983DP T1, T2: BH510-1019
Q3 37.4k36.5k 187k
VCHG VCAL VDIS ICHG ICAL IPCC SELA
113k 0.1µF37.4k36.5k 187k
RSNS(FET) 0.05Ω 0.5W 33Ω 0.5W 5%
33Ω 0.5W 5%
RSL 3.32k 3.01k0.1µF 68nF
1k2k330nF
1nF1nF 1k2k330nF RSNS(BAT)
0.1Ω 0.25W
Q5 Q1AQ1B RSL 3.32k 3.01k0.1µF
1k2k330nF
1k2k330nF
Q6 RSNS(FET) 0.05Ω 0.5W33Ω 0.5W 5%
33Ω 0.5W 5%
RSL 3.32k 3.01k0.1µF 68nF
1k2k330nF
1nF1nF 1k2k330nF RSNS(BAT)
0.1Ω 0.25W
Q2AQ2B
Q4 T2T1
LTC4110
51
4110fb リニアテクノロジー・コーポレーションがここで提供する情報は正確かつ信頼できるものと考えておりますが、その使用に関する責務は一切負い
ません。また、ここに記載された回路結線と既存特許とのいかなる関連についても一切関知いたしません。なお、日本語の資料はあくまでも参考資 料です。訂正、変更、改版に追従していない場合があります。最終的な確認は必ず最新の英語版データシートでお願いいたします。
パッケージ
UHFパッケージ
38ピン・プラスチックQFN (5mm 7mm) (Reference LTC DWG # 05-08-1701)
5.00 ± 0.10
NOTE：
1. 図はJEDECのパッケージ外形MO-220の バリエーションWHKDに適合 2. 図は実寸とは異なる 3. 全ての寸法はミリメートル
ピン1のトップ・マーキング (NOTE 6を参照)
37
1 2 38
底面図̶露出パッド
5.50 REF 5.15 ± 0.10
7.00 ± 0.10
0.75 ± 0.05
R = 0.125
TYP R = 0.10
0.25 ± 0.05 TYP
(UH) QFN REF C 1107
0.50 BSC 0.200 REF 0.00 – 0.05 推奨半田パッド・レイアウト 半田付けしない部分には半田マスクが必要
3.00 REF
3.15 ± 0.10
0.40 ±0.10 0.70 ± 0.05
0.50 BSC 5.5 REF
3.00 REF 3.15 ± 0.05
4.10 ± 0.05
5.50 ± 0.05 5.15 ± 0.05
6.10 ± 0.05 7.50 ± 0.05 0.25 ± 0.05
パッケージの 外形
4. パッケージ底面の露出パッドの寸法にはモールドのバリを含まない。
モールドのバリは(もしあれば)各サイドで0.20mmを超えないこと 5. 露出パッドは半田メッキとする
6. 網掛けの部分はパッケージの上面と底面のピン1の位置の参考に過ぎない
ピン1のノッチ R = 0.30 (標準)または 0.35 45の面取り
LTC4110
52
4110fb
LINEAR TECHNOLOGY CORPORATION 2008 LT 0409 REV B • PRINTED IN JAPAN