10 バッテリバックアップ機能用電源制御回路
#STBY
端子RTCVDD系と、VDD系(AVDD系)を電気的に切り離すための端子です。
LOWを入力した場合、RTCVDD系のエリアが電気的に独立した状態となります。HIGHを入力したま
ま、VDD系(AVDD系)の電源供給を停止しますと、RTCやIVRAMに対して不定信号が入力されたり、
RTCVDD系からVDD系へ電流のリークが発生しますので、VDD系(AVDD系)の電源供給停止は、必ず
#STBY端子をLOWにしてから行なってください。
※ 注:#STBY端子がLOWの状態では、RTCVDD系のエリアにはアクセスできません。アクセスする場 合には、#STBY端子をHIGHとするためP43からHIGHを出力してください。
WAKEUP
端子バッテリバックアップ状態から、通常状態へ復帰するための信号端子です。
WAKEUP端子を使用して、VDD系およびAVDD系の電源をONします。SVT17801では、レギュレータ
のENABLE端子に接続されており、ENABLE端子にHIGHを出力することで電源供給を再開できます。
WAKEUP端子の制御はRTCを用いて行うことができます。
JP2
、JP3
の設定についてSVT17801に搭載されている図10.2.1の回路で、バッテリバックアップ機能を有効にするためには、
JP2をWAKEUP ENABLE(出荷時設定)、JP3をBattery(出荷時設定)としておく必要があります。
JP2は、図10.2.1のWAKEUP端子がOR回路に入る直前にあり、JP2をWAKEUP DISABLEを設定すると、
OR回路には、WAKEUP端子の変わりに5Vが入力され、レギュレータが常時ONとなります。
JP3は、図10.2.1のRTCVDDの供給元を選択しています。Batteryを選択すると、RTCVDDがコイン電池 (CR2032)からの供給となり、VDDを選択すると、RTCVDDがVDDからの供給となります。JPの詳細な 設定については8章を参照ください。
RST0(Power
スイッチ)
とWAKEUP
ピンについて図10.2.1の回路図で、JP1を、EnableWakeup、JP2をBattery、とそれぞれ設定した場合についての、
Powerスイッチ及びWAKEUP端子の状態による、GPIO(PC2)の状態、及びVDDの電圧は以下のとおり
です。
表10.2.1 PowerスイッチとWAKEUPピンによる、PC2、VDDの状態 Powerスイッチ WAKEUP (HIGH Active) GPIO(PC2) VDD (V)
CLOSE (押下中) HIGH HIGH 3.3
OPEN HIGH LOW 3.3
CLOSE (押下中) LOW HIGH 3.3
OPEN LOW LOW 0
ここで、GPIO(PC2)は、PowerスイッチのOPEN/CLOSEの状態を表す信号で、電源制御を行う際に使 用するために使用します。
スタンバイモードへの移行方法
スタンバイモードには、図10.2.1の回路図において、以下のような設定例があります。
① JP1をEnableWakeupに設定し、システム電源(VDD)をONとする。
② CPUが動作する。
③ P43をHIGH出 力と し、STBYピ ン をHIGHに し た後、WAKEUPをHIGHア ク テ ィ ブ と し、
WAKEUP出力信号をHIGHとする。(WAKEUP状態となる。)
・・・
④ Powerスイッチを押下する。(Powerスイッチの押下により、PC2がHIGHとなる。)
⑤ PC2のHIGHを検 知し た ら、P43をHIGH出 力と し、STBYピ ン をHIGHに す る。(RTC内の IVRAMへの書き込みが有効になる。)
10 バッテリバックアップ機能用電源制御回路
S5U1C17801T1100 HARDWARE MANUAL EPSON 31
⑧ スタンバイモード設定完了。(RTCVDDはON状態で動作中。)
⑧が終了後、VDD系(AVDD系)は、電源オフとすることができます。
スタンバイモードの解除方法
スタンバイモードを解除するには、図10.2.1の回路図において、以下のような解除例があります。
(解除例1)
① 上記の設定例1の⑤で、設定した時間経過後にスタンバイモードが解除(WAKEUPピンが HIGH)され、図10.2.1のレギュレータの出力が常時3.3Vとなる。
(解除例2)
① Powerスイッチを押下する。
② Powerスイッチの押下中は、図10.2.1のレギュレータの出力が3.3Vとなり、S1C17801が動作を 開始し、直後にWAKEUP信号をHIGHとしてスタンバイモードを解除する。
③ ②で、WAKEUP信号をHIGHとしたことで、図10.2.1のレギュレータの出力が常時3.3Vとなる。
※ 本電源制御回路は、あくまでも参考回路です。また、VDD系(AVDD系)の電源をオフすることにより、
システム全体の消費電流を下げることを目的としております。VDD系(AVDD系)の電源オフ時間が長い 場合や、基板上の周辺部品点数が多く、それらの消費電流が相対的に大きい場合などに有効ですが、
システム全体の制御方法によっては、別の方法(例:SleepやHalt)のほうが有利な場合もあります。お 客様の全体のシステム設計時には、これらも含めて最適な方法を選択いただくことをお勧めいたし ます。