リソースの使用率
この項では、ダイナミック・リコンフィギュレーションのトランザクションに要する時間と、
異なるリコンフィギュレーション・モードで使用する場合に、ダイナミック・リコンフィギュ レーション・コントローラで使用されるFPGA-ファブリック・リソースについて説明します。
ダイナミック・リコンフィギュレーション期間
ダイナミック・リコンフィギュレーション期間とは、ダイナミック・リコンフィギュレーショ ン・コントローラがライト・トランザクション、リード・トランザクション、またはレシーバ・
チャネルのオフセット・キャンセレーションを実行するときにbusy信号がアサートされるサ イクル数のことです。
PMAコントロールのリコンフィギュレーション期間
以下の項では、方法1と方法2を使用したPMAコントロールのリコンフィギュレーション中 に 信号がアサートされる クロック・サイクル数の推定値を説明します。
方法1を使用した場合のPMAコントロール・リコンフィギュレーション期間
方法1ではlogical_channel_addressポートを使用します。ライト・トランザクションお よびリード・トランザクション期間は、以下のとおりです。
ライト・トランザクション期間
以 下 のPMAコ ン ト ロ ー ル に 値 を 書 き 込 む 場 合、以 下 の 各 コ ン ト ロ ー ル に 対 し て、
260reconfig_clkクロック・サイクルの間busy信号がアサートされます。
■ tx_preemp_1t (pre-emphasis control first post-tap)
■ tx_vodctrl (voltage output differential)
■ rx_eqctrl (equalizer control)
■ rx_eqdcgain (equalizer DC gain)
以 下 のPMAコ ン ト ロ ー ル に 値 を 書 き 込 む 場 合、以 下 の 各 コ ン ト ロ ー ル に 対 し て、
520reconfig_clkクロック・サイクルの間busy信号がアサートされます。
■ tx_preemp_0t (pre-emphasis control pre-tap)
■ tx_preemp_2t (pre-emphasis control second post-tap)
リード・トランザクション期間
以下の PMA コントロールの既存の値を読み出す場合、以下の各コントロールに対して、
130reconfig_clkクロック・サイクルの間busy信号がアサートされます。この場合、busy 信号がLowになると、data_valid信号がアサートされます。
■ tx_preemp_1t_out (pre-emphasis control first post-tap)
■ tx_vodctrl_out (voltage output differential)
■ rx_eqctrl_out (equalizer control)
■ rx_eqdcgain_out (equalizer DC gain)
以下の PMA コントロールの既存の値を読み出す場合、以下の各コントロールに対して、
260reconfig_clkクロック・サイクルの間busy信号がアサートされます。この場合、busy 信号がLowになると、data_valid信号がアサートされます。
■ tx_preemp_0t_out (pre-emphasis control pre-tap)
■ tx_preemp_2t_out (pre-emphasis control second post-tap)
方法2を使用した場合のPMAコントロールのリコンフィギュレーション期間
方法 2 では、logical_channel_address ポートは使用されません。ライト・トランザク ションおよびリード・トランザクション期間は、以下のとおりです。
ライト・トランザクション期間
以 下 のPMAコ ン ト ロ ー ル に 値 を 書 き 込 む 場 合、以 下 の 各 コ ン ト ロ ー ル に 対 し て、
260reconfig_clkクロック・サイクルの間busy信号がアサートされます。
■ tx_preemp_1t (pre-emphasis control first post-tap)
リード・トランザクション期間
以下の PMA コントロールの既存の値を読み出す場合、以下の各コントロールに対して、
130reconfig_clkクロック・サイクルの間busy信号がアサートされます。この場合、busy 信号がLowになると、data_valid信号がアサートされます。
■ tx_preemp_1t_out (pre-emphasis control first post-tap)
■ tx_vodctrl_out (voltage output differential)
■ rx_eqctrl_out (equalizer control)
■ rx_eqdcgain_out (equalizer DC gain)
以下の PMA コントロールの既存の値を読み出す場合、以下の各コントロールに対して、
260reconfig_clkクロック・サイクルの間busy信号がアサートされます。この場合、busy 信号がLowになると、data_valid信号がアサートされます。
■ tx_preemp_0t_out (pre-emphasis control pre-tap)
■ tx_preemp_2t_out (pre-emphasis control second post-tap)
オフセット・キャンセレーション期間
デバイスに電源が投入されると、busy信号は、最初のreconfig_clkクロック・サイクルの 間 Low に保持されます。デバイスへの電源投入後、ダイナミック・リコンフィギュレーショ ン・コントローラがレシーバ・チャネルを識別するまでに70reconfig_clk クロック・サイ クルが必要です。
ダイナミック・リコンフィギュレーション・コントローラがレシーバ・チャネルを識別し、論 理チャネル・アドレスから物理チャネルへのマッピングを確認すると、オフセット・キャンセ レーション・プロセスの実行に1本のレシーバ・チャネルあたり、さらに7872 reconfig_clk クロック・サイクルが必要です。言い換えると、レシーバ・チャネルあたり、7924 reconfig_clk クロック・サイクル（50 + 2 + 7872）が経過した後、busy信号がLowになります。
1 デザインで PMA コントロールのリコンフィギュレーションが必要ない場合、デザインの各
ALTGX インスタンスは独自のダイナミック・リコンフィギュレーション・コントローラを持
つことができます（ALTGX_RECONFIGインスタンス）。これにより、オフセット・キャンセ レーション期間が短くなります。
Channel and TX PLL Select/Reconfigモードのダイナミック・リコンフィギュレー ション期間
表5–43に、ダイナミック・リコンフィギュレーション・コントローラがトランシーバ・チャネ
ルおよび CMU PLL のさまざまな部分をリコンフィギュレーションするのに要する
reconfig_clkクロック・サイクル数を示します。
表5–43. トランシーバ・チャネルとCMU PLLリコンフィギュレーションのダイナミック・
リコンフィギュレーション期間
リコンフィギュレーション対象のトランシーバ部分 reconfig_clkクロック・サイクル数 トランスミッタ・チャネルのリコンフィギュレーション 1690クロック・サイクル レシーバ・チャネルのリコンフィギュレーション 5181クロック・サイクル トランスミッタおよびレシーバ・チャネルの
リコンフィギュレーション
6861クロック・サイクル
CMU PLLのみのリコンフィギュレーション 970クロック・サイクル
トランスミッタ・チャネルとCMU PLLの リコンフィギュレーション
2650クロック・サイクル
レシーバ・チャネルとCMU PLLの リコンフィギュレーション
7850クロック・サイクル