4.2 アルテラ・デュアル・コンフィグレーション IP コア
この項では、アルテラ・デュアル・コンフィグレーションIP コアを実装するためのガイドラインを提供しま す。
4.2.1 アルテラ・デュアル・コンフィグレーション IP コアのインスタンス化
アルテラ・デュアル・コンフィグレーションIP コアをインスタンス化するには、以下のステップを実行しま す。
1. Quartus Prime ソフトウェアのTools メニューで、IP Catalog をクリックします。
2. Library カテゴリーで、Basic Functions とConfiguration and Programming を展開します。
3. Altera Dual Configuration を選択し、Add をクリックすると、IP パラメーター・エディターが 表示されます。
4. New IP Instance ダイアログボックスで、
— IP のトップレベル名を設定します。
— デバイスファミリーを選択します。
— デバイスを選択します。
5. OK をクリックします。
5 アルテラ・デュアル・コンフィグレーション IP コアの参考資料
関連情報
• 19ページの アルテラ・デュアル・コンフィグレーションIP コア
• 40ページの ユーザーロジックを介したリモート・システム・アップグレードへのアクセス
• AN 741: Remote System Upgrade for MAX 10 FPGA Devices over UART with the Nios II Processor
MAX 10 FPGA デバイスのリモート・システム・アップグレード向けリファレンス・デザインを提 供します。
• I2C Remote System Update Example
この例では、I2C プロトコルの使用によるリモート・システム・アップグレードを示します。
5.1 アルテラ・デュアル・コンフィグレーション IP コアの Avalon-MM アドレスマップ
表 34. MAX 10 デバイスでのアルテラ・デュアル・コンフィグレーションIP コアのAvalon-MM アドレス マップ
• Intelは、書き込み動作では、予約ビットを0に設定することを推奨します。 読み出し動作の場合、IPコアは常に出力として0 を生成します。
• 1 を書き込んで、概要に記載した任意の動作をトリガーします。
• オフセット4、5、6、7 の任意の読み出し動作の前に、必要な動作をオフセット2 からトリガーする必要があります。
オフセット R/W 幅（ビット） 概要
0 W 32 • ビット0—リコンフィグレーションをトリガーする
• ビット1—ウォッチドッグ・タイマーをリセットする
• ビット31:2—予約
信号はAvalon で書き込みサイクルと同時にトリガーされる
1 W 32 • ビット0—入力レジスターに対してconfig_sel_overwrite をトリガーする
• ビット1—入力レジスターにconfig_sel を書き込む。コンフィグレーション・イメージ0 または1 をロードするために0 または1 をセットする
• ビット31:2—予約
busy 信号が書き込みサイクルの直後、コンフィグレーション・イメージの情報がレジスターに格 納されている間に生成される。busy 信号がHigh になると、処理が完了してbusy 信号がディ アサートされるまでこのアドレスへの書き込みは無視される
2 W 32 • ビット0—ユーザー・ウォッチドッグからの読み出し動作をトリガーする
• ビット1—前回のステート・アプリケーション2 レジスターからの読み出し動作をトリガーす る
• ビット2—前回のステート・アプリケーション1 レジスターからの読み出し動作をトリガーす る
• ビット3—入力レジスターからの読み出し動作をトリガーする
• ビット31:4—予約
busy 信号が書き込みサイクルの直後に生成される
continued...
Intel Corporation.無断での引用、転載を禁じます。Intel、インテル、Intel ロゴ、Altera、ARRIA、CYCLONE、ENPIRION、MAX、
NIOS、QUARTUS および STRATIX の名称およびロゴは、アメリカ合衆国および/ またはその他の国におけるIntel Corporation ISO
オフセット R/W 幅（ビット） 概要
3 R 32 • ビット0—IP busy 信号
• ビット31:1—予約
The busy signal indicates the Dual Configuration IP core is in the writing or reading process. In this state, all write operation to the remote system upgrade block registers operation request are ignored except for triggering the reset timer. Intel recommends you to pull this busy signal once you triggered any read or write process.
4 R 32 • Bit 11:0—user watchdog value. (13)
• ビット12—ユーザー・ウォッチドッグの現在の状態
• ビット16:13—現在の状態のmsm_cs 値
• ビット31:17—予約
5 R 32 • ビット3:0—リモート・システム・アップグレード・ステータス・レジスタ— MAX 10 デバイスの 前回のステート・ロジック・ビットの表からの前回のステート・アプリケーション1 リコンフィ グレーション・ソースの値
• ビット7:4—前回のステート・アプリケーション1 のmsm_cs 値
• ビット31:8—予約
6 R 32 • ビット3:0—リモート・システム・アップグレード・ステータス・レジスタ— MAX 10 デバイスの 前回のステート・ロジック・ビット の表からの前回のステート・アプリケーション2 リコンフィ グレーション・ソースの値
• ビット7:4—前回のステート・アプリケーション2 のmsm_cs 値
• ビット31:8—予約
7 R 32 • ビット0—入力レジスターからのconfig_sel_overwrite 値
• ビット1—入力レジスターのconfig_sel 値(14)
• ビット31:2—予約
関連情報
• 19ページの アルテラ・デュアル・コンフィグレーションIP コア
• Avalon Interface Specifications
アルテラ・デュアル・コンフィグレーションIP コアに用いるAvalon-MM インターフェイスの仕 様について詳しい情報を提供します。
• 56ページの アルテラ・デュアル・コンフィグレーションIP コアのインスタンス化
• 17ページのリモート・システム・アップグレード・ステータス・レジスター
リモート・システム・アップグレード・ステータスレジスター— MAX10 デバイスの前回のステー ト・ロジック・ビットの表で前回のステート・アプリケーション・リコンフィグレーション・ソースに ついて詳しい情報を提供します。
(13) デュアル・コンフィグレーションIP コアを使用して、29 ビットのユーザー・ウォッチドッグ値のうち上位12 ビット のみを読み出しすることができます。
(14) 入力レジスターの
config_sel
読み出しのみを行います。物理的なCONFIG_SEL ピン設定には影響しませ ん。5.2 アルテラ・デュアル・コンフィグレーション IP コアのパラメーター
表 35. MAX 10 のアルテラ・デュアル・コンフィグレーションIP コアのパラメーター
パラメーター 値 概要
Clock frequency 最大80 MHz RU_nRSTIMER信号とRU_nCONFIG信号をアサートするためにサイクル数を指定します。 最 大RU_CLKが40Mhzであることに注意してください。アルテラ・デュアル・コンフィギュレーショ ンIPコアは、最大80Mhzで動作するように制限されており、ハードウェアの制限より2倍高速 です。 これは、アルテラ・デュアル・コンフィギュレーションIPコアが入力周波数のハーフ・レート でRU_CLKを生成するためです。
6 アルテラ・ユニークチップ ID IP コアの参考資料
6.1 アルテラ・ユニークチップ ID IP コアのポート
表 36. アルテラ・ユニークチップID IP コアのポート
ポート 入力/出力 幅（ビット） 概要
clkin 入力 1 • ユニークチップID ブロックにクロック信号を供給する。サポートさ
れる最大周波数は100 MHz
• クロック信号を供給すると、IP コアがユニークチップID の値を読 み出して値をchip_id 出力ポートに送る
reset 入力 1 • reset 信号を1 クロックサイクル以上High にアサートすると、
IP コアをリセットする
• chip_id[63:0] 出力ポートは、デバイスをリコンフィグレーシ ョンするか、IP コアをリセットするまでユニークチップID の値を保 持する
data_valid 出力 1 • ユニークチップID 読み出しのための準備ができていることを示す。
信号がLow の場合は、IP コアが初期状態または、データをヒュー ズID からロード中
• IP コアが信号をアサートすると、データをchip_id[63..0] 出 力ポートで読み出すための準備ができている
chip_id 出力 64 • 対応するヒューズID それぞれの位置に基づいたユニークチップID
を示す。データはIP コアがdata_valid 信号をアサートした後 にのみ有効
• パワーアップ時には値は0 にリセットされる
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