演習 2 : タイミング クロージャ テクニック
この演習は、演習 1 の続きです。この演習を始める前に、演習 1 を完了する必要があります。演習 1 の最後でツールを終了す るかチュートリアルプロジェクトを閉じた場合は、開いてください。
1. 次のいずれかの方法を使用して、Vivado 統合設計環境 (IDE) を開きます。
• Windows デスクトップで [Vivado 2012.3] アイコンをダブルクリックします。
• コマンド ターミナルに「vivado」と入力します。
Vivado IDE が開きます。
2. メインメニューから [File] → [Open Recent Project] をクリックし、演習 1 で保存したプロジェクトを開きます。
3. プロジェクトが開いたら、Flow Navigator で [Open Implemented Design] をクリックします。
手順 1 : インプリメンテーション後のタイミングの解析
デザインがターゲット デバイスにインプリメントされたので、デザインのタイミング要件を満たすためにデザインおよび制約を探 索できます。Vivado Design Suite ではさまざまな機能および手法が提供されており、タイミングクロージャを達成するために利 用できます。
[Report Timing Summary] コマンドを実行すると、インプリメント済みデザインの最終的なタイミング解析に使用可能なタイミング
レポートが生成されます。インプリメンテーション後のタイミング結果を解析すると、タイミング要件を満たすためにフロアプランが 必要な場合に有益です。
重要 : タイミングの最終確認に使用できるのは、[Report Timing Summary] コマンドで生成されるタイミングレポート のみです。
Vivado ツールでは、インプリメンテーション後にタイミング解析が実行され、生成されたレポート ファイルをテキストエディター
で開いて確認できますが、レポートを Vivado IDE でインタラクティブに表示し、クロスプローブおよび解析機能を使用するに は、レポートを生成する必要があります。
手順 1 : インプリメンテーション後のタイミングの解析
タイミング パスの表示
1. Flow Navigator で [Report Timing Summary] をクリックして [OK] をクリックし、Vivado タイミング解析をデフォルト設定で実
行します。
[Timing] ビュー (図 28) が開きます。左側のペインにはタイミング サマリの異なるレポートがツリー形式で表示され、右側
のペインには選択したレポートの詳細が表示されます。次の図では、[Design Timing Summary] が選択されています。
図 28 : タイミングサマリレポート
[Design Timing Summary] レポートには、ワースト ネガティブ スラック (WNS) などのタイミング スラック値が表示され、デザ インでタイミング制約が満たされたかどうかが示されます。負のスラック値、タイミングが満たされていないエンドポイントの 数は、タイミングに問題があることを意味します。
このデザインでは、WNS は正の値であり、タイミング エラーはありませんが、スラックが最小のタイミング パスを調べます。
2. [Worst Negative Slack (WNS)] のハイパーリンクされた値をクリックし、ワースト スラックのタイミング パスを表示します。
図 29 : ワーストネガティブスラック
3. リストの最初のパスを選択します。
レポートのワースト タイミング パスが usbEngine1 モジュールに接続されていることに注目してください。この情報が、こ のチュートリアルの後の方で実行するフロアプランに役立ちます。
4. 右クリックして [Mark] をクリックします。
レポートでタイミングパスを選択すると、そのパスが [Device] ビューでも選択されます。[Device] ビューにはデザインがグラ フィカルに表示され、配置配線によるタイミングの問題を理解し、フロアプランでタイミングをどのように向上できるかを検討 するのに役立ちます。
手順 1 : インプリメンテーション後のタイミングの解析
図 30 : タイミングパスをマーク
タイミングパスの開始点が緑色のひし形で示され、終点が赤色のひし形で示されています。黄色のひし形は、パスの通過 点を示します。
5. パスを右クリックして [Unmark] をクリックするか、メイン ツールバーの [Unmark All] をクリックしてマークを解除します。
配置済みパスの表示
6. [Device] ビューのツールバーで [Routing Resources] をクリックして、配線リソースを表示します。
[Routing Resources] をオンにすると、デバイス コンポーネントおよびコンポーネント間の FPGA インターコネクトがグラフィ
カルに表示されます。デバイス上の配線リソースの詳細が表示され、図 31 に示すように、選択したパスで使用されているリ ソースが表示されます。
7. [Device] ビューのツールバーで [Auto Fit Selection] をクリックし、選択したオブジェクトが自動的に拡大表示されるようにし
ます。
[Timing] ビューで異なるパスを選択し、[Device] ビューで各タイミングパスの詳細な配線を確認します。この配線リソース
ビューは、インターコネクト部分のパス遅延を理解し、タイミング問題を解決するのに役立ちます。
手順 1 : インプリメンテーション後のタイミングの解析
図 31 : [Device] ビューでの配線リソ－スの表示
8. ツールバーの [Zoom In] をクリックして [Device] ビューの表示を拡大し、配線リソースの詳細を表示します。
パスを見ると、配線経路が最短でないようにみえます。これは、Vivado 配線でデザインのさまざまな要素が考慮されている からです。タイミングが満たされている場合、配線密度、消費電力解析、ほかのパスのタイミング要件などが考慮されます。
9. メイン ツールバーの [Unselect All] をクリックするか、F12 キーを押してオブジェクトの選択を解除します。
10. [Device] ビューのツールバーで [Routing Resources] をクリックして、配線リソースの表示をオフにします。
[Device] ビューに配置済みのセルが表示され、配線リソースの詳細は表示されなくなります。
手順 1 : インプリメンテーション後のタイミングの解析
パス プロパティの確認
[Timing] ビューでパスを選択すると、[Path Properties] ビューにそのタイミング パスのサマリおよび詳細が表示されます。
11. [Timing] ビューで一番上のパスをもう一度選択します。
12. [Path Properties] ビューの [Maximize] ボタンをクリックして最大化するか、[Float] をクリックしてウィンドウをフロートし、表示
されている情報を確認します (図 32)。
図 32 : [Path Properties] ビュー
13. [Restore] または [Dock] ボタンをクリックして、[Path Properties] ビューを元のサイズと位置に戻します。
ヒント : ビュー バナーをダブルクリックしても、ビューを最大化および元に戻すことができます。