Example:
PLL Master Mode
Audio I/F Format:DSP Mode, BCKP=MSBS=“0”
Sampling Frequency: 16kHz Pre MIC AMP:+20dB MIC Power On
ADC Initialize time : 291/fs ALC1 setting:Refer to Table 32 HPFAD, HPF : ON (fc=150Hz) 2 band EQ : OFF
(2) Addr:02H, Data:05H
(3) Addr:06H, Data:14H (1) Addr:05H, Data:82H
(4) Addr:08H, Data:C5H
(5) Addr:09H, Data:C5H
(6) Addr:07H, Data:2DH
(7) Addr:03H, Data:81H
(8-1) Addr:1CH, Data:16H
(8-2) Addr:1DH, Data:1FH
(8-3) Addr:1EH, Data:2BH
(8-4) Addr:1FH, Data:1EH
(9) Addr:0EH, Data:03H
(10) Addr:00H, Data:C1H
Recording
(11) Addr:00H, Data:40H
<手順例>
fs=16kHz時のALC1の設定例です。もし、ALC1のパラメータを変更する場合は “Table 32. ALC設定例(録音パ ス)“ を参照して下さい。
「クロックの設定」の項を参照し、クロックを供給して下さい。
(1) サンプリング周波数(FS3-0 bit)およびADCの初期化サイクル(ADRST bit)を設定して下さい。PLLモードの場 合、サンプリング周波数を変更してからのPLLロック時間を考慮し、(10)のプログラマブルフィルタ及びADCの パワーアップを行って下さい。
(2) マイク入力(アドレス 02H)の設定。
(3) ALC1 Timer （アドレス 06H）の設定 (4) ALC1 REF値（アドレス 08H）の設定
(5) ALC1 開始時のIVOL値（アドレス 09H）の設定
(6) LMTH0, RGAIN0, LMAT1-0, ZELM, ALC1 bitの設定（アドレス 07H）
(7) プルグラマブルフィルタのパスの設定 : PFSDO bit = ADCPF bit = “1”
(8) プルグラマブルフィルタ(HPF/EQ) の係数設定。Addr : 10H 1FH (9) プルグラマブルフィルタ(HPF/EQ) の ON/OFF の設定。
HPFAD bit は必ず “1” としてください。
(10) プログラマブルフィルタ及びADCのパワーアップ : PMPFIL bit = PMADC bit = “0” “1”
ADCの初期化サイクルはADRST bit = “0” のとき1059/fs=66ms@fs=16kHz、ADRST bit = “1” のとき、
291/fs=18ms@fs=16kHzです。また、ALC が (5) で設定された IVOL値から動作を開始します。
(11) プログラマブルフィルタ及びADCのパワーダウン : PMPFIL bit = PMADC bit = “1” “0”
■
スピーカ出力FS3-0 bits
(Addr:05H, D5,D2-0)
XXXX XXXX
(1)
(2)
DACS bit
(Addr:02H, D3)
PMPFIL bit
(Addr:00H, D7)
ALC2 State ALC2 Disable ALC2 Enable ALC2 Disable
(6)
ALC2 Control 1
(Addr:06H) XXH XXH
(3)
ALC2 Control 2
(Addr:10H) XXH XXH
(4)
ALC2 Control 3
(Addr:07H) XXH 4XH
OVOL7-0 bits
(Addr:0AH) XXH XXH
(5)
(7)
Signal Select
(Addr:03H) XXXXXXXX 000XX010
Filter Co-ef
(Addr:10H-1F) XX....X XX....X
Filter Select
(Addr:0EH D3-0) XXX1 XX11
(8)
(9)
PMDAC bit
(Addr:00H, D2)
PMSPK bit
(Addr:00H, D4)
SPP pin Normal Output
SPPSN bit
(Addr:02H, D7)
Hi-Z Hi-Z
SPN pin Hi-Z SVDD/2 Normal Output SVDD/2 Hi-Z
(10)
(11)
(14)
(12)
(13)
Figure 52. Speaker-Amp Output Sequence
Example:
PLL Master Mode
Audio I/F Format:DSP Mode, BCKP=MSBS=“0”
Sampling Frequency: 16kHz SPKG1-0 bits = “01”
ALC2 : ON
ALC2 setting:Refer to Table 33 HPF : ON (fc=150Hz)
2 band EQ : OFF
(2) Addr:02H, Data:20H
(3) Addr:06H, Data:14H (1) Addr:05H, Data:02H
(4) Addr:0BH, Data:28H
(5) Addr:0AH, Data:91H
(6) Addr:07H, Data:4DH
(7) Addr:03H, Data:0AH
(8-1) Addr:1CH, Data:16H
(8-2) Addr:1DH, Data:1FH
(8-3) Addr:1EH, Data:2BH
(8-4) Addr:1FH, Data:1EH
(9) Addr:0EH, Data:03H
(10) Addr:00H, Data:D4H
(11) Addr:02H, Data:A0H
Playback
(12) Addr:02H, Data:20H
(13) Addr:02H, Data:00H
(14) Addr:00H, Data:40H
Figure 53. Speaker-Amp Output Sequence Example
<手順例>
fs=16kHz時のALC2の設定例です。もし、ALC2のパラメータを変更する場合は、 “Table 33. ALC設定例(再生パ ス)“ を参照して下さい。
「クロックの設定」の項を参照し、クロックを供給して下さい。
(1) サンプリング周波数(FS3-0 bit)を設定して下さい。PLLモードの場合、サンプリング周波数を変更してからの PLLロック時間を考慮し、(10)のDAC及びスピーカのパワーアップを行って下さい。
(2) DAC SPK-Ampのパスの設定 : DACS bit = “0” → “1”
(3) ALC2 Timer （アドレス 06H）の設定 (4) ALC2 REF値（アドレス 08H）の設定
(5) ALC2 開始時のOVOL値（アドレス 10H）, RGAIN1, LMTH1 の設定 (6) LMTH0, RGAIN0, LMAT1-0, ZELM, ALC2 bitの設定（アドレス 07H）
(7) プルグラマブルフィルタのパス、および、SPK-Amp のゲインの設定
: PFDAC bit = “1”, ADCPF bit = “0”, SPKG1-0bits = “XX”
(8) プルグラマブルフィルタ(HPF/EQ) の係数設定。Addr : 10H 1FH (9) プルグラマブルフィルタ(HPF/EQ) の ON/OFF の設定。
HPF bit は “1” とすることを推奨します。
(10) DAC、スピーカ およびプログラマブルフィルタのパワーアップ:
PMDAC bit = PMSPK bit = PMPFIL bit = “0” “1”
(11) スピーカのパワーセーブモードの解除 : SPPSN bit = “0” “1”
PMSPK bit = “1” を設定してから SPPSN bit = “1” を設定するまでに 1ms以上空けてください。
(12) スピーカのパワーセーブモードへ移行 : SPPSN bit = “1” “0”
(13) DAC SPK-AmpのパスのDisable : DACS bit = “1” “0”
(14) DAC、スピーカ およびプログラマブルフィルタのパワーダウン :
PMDAC bit = PMSPK bit = PMPFIL bit = “1” “0”
■
スピーカからのBEEP信号出力PMSPK bit
(Addr:00H, D4)
BEEPS bit
(Addr:02H, D6)
SPP pin Normal Output
SPPSN bit
(Addr:02H, D7)
Hi-Z Hi-Z
SPN pin Hi-Z SVDD/2 Normal Output SVDD/2 Hi-Z
(2)
(1) (5)
(4)
PMBP bit
(Addr:00H, D2)
Clocks can be stopped.
CLOCK
(3)
(6)
Example:
(1) Addr:00H, Data:70H
(2) Addr:02H, Data:40H
(3) Addr:02H, Data:C0H
BEEP Signal Output
(4) Addr:02H, Data:40H
(5) Addr:00H, Data:40H (6) Addr:02H, Data:00H Figure 54. “BEPP-Amp Speaker-Amp” Output Sequence
<手順例>
“BEEP-Amp → SPK-Amp”のみの動作では、クロックは供給されている必要はありません。
(1) BEEP-Amp及びスピーカのパワーアップ： PMBP bit = PMSPK bit = “0” “1”
(2) BEEP SPK-AmpのパスのEnable: BEEPS bit = “0” “1”
(3) スピーカのパワーセーブモードの解除 : SPPSN bit = “0” “1”
(4)の区間はBEEP pinに接続されているコンデンサと抵抗の時定数によって設定してください。BEEP-Amp の入力が安定する前にSPK-Ampの出力をEnableにすると、ポップ音が生じる可能性があります。
e.g. R=20k, C=0.1Fの場合: 推奨待ち時間 5 = 10ms 以上 (4) スピーカのパワーセーブモードへ移行 : SPPSN bit = “1” “0”
(5) BEEP-Amp及びスピーカのパワーダウン : PMBP bit = PMSPK bit = “1” “0”
(6) BEEP SPK-AmpのパスのDisable: BEEPS bit = “1” “0”
■
モノラルラインアウト出力FS3-0 bits
(Addr:05H, D5, D2-0)
OVOL7-0 bits
(Addr:0AH, D7-0)
PMDAC bit
(Addr:00H, D2)
PMAO bit
(Addr:00H, D3)
XXXX XXXX
XXH XXH
AOUT pin
(1)
(6)
DACA bit (2) (Addr:02H, D4)
(11)
Normal Output
(8)
AOPS bit
(Addr:03H, D6)
(7)
>300 ms
(9)
(10)
>300 ms (12) (4)
ALC2 bit
(Addr:07H, D6)
(3)
ADCPF bit
(Addr:03H, D0)
PFDAC bit
(Addr:03H, D1)
0 or 1 0
0 or 1 1
0 or 1 0
(5)
PMPFIL bit
(Addr:00H, D7)
Example:
PLL, Master Mode
Audio I/F Format :DSP Mode, BCKP=MSBS= “0”
Sampling Frequency: 16kHz Digital Volume: 0dB
(1) Addr:05H, Data:02H (2) Addr:02H, Data:10H (3) Addr:03H, Data:02H (4) Addr:07H, Data:00H (5) Addr:0AH, Data:91H (6) Addr:03H, Data:42H (7) Addr:00H, Data:CCH (8) Addr:03H, Data:02H
Playback (9) Addr:03H, Data:42H
(10) Addr:00H, Data:40H (11) Addr:02H, Data:00H (12) Addr:03H, Data:02H
Figure 55. Mono Lineout Sequence <手順例>
ディジタル出力ボリュームをマニュアルモードで使用する場合の手順例です。
「クロックの設定」の項を参照し、クロックを供給して下さい。
(1) サンプリング周波数(FS3-0 bit)を設定して下さい。
PLLロック時間を考慮し、(7)のDAC のパワーアップを行って下さい。
(2) DAC → モノラルラインアンプのパスの設定。 DACA bit: “0” “1”
(3) パスの設定 : ADCPF bit = “0”, PFDAC bit = “1”
(4) ALC2 の Disable : ALC2 bit = “0”
(5) ディジタルボリューム(アドレス0AH)の設定。
(6) AOUT をパワーセーブモードへ移行。 AOPS bit: “0” “1”
(7) DAC、プログラマブルフィルタ、モノラルラインアンプのパワーアップ :
PMDAC bit = PMPFIL bit = PMAO bit = “0” “1”
AOUT pin が立ち上がり始めます。立ち上がり時間は C = 1F のとき、 max 300ms です。
(8) AOUT のパワーセーブモードの解除。 AOPS bit: “1” “0”
AOUT が立ち上がった後、設定を行ってください。設定後、AOUT pin からの音声出力が開始されます。