AK4536データシート(和文)

概 要

AK4633はマイクアンプ、スピーカアンプを内蔵した16bit モノラルCODECです。入力にはマイクアン プ及びALC(Automatic Level Control)回路を内蔵し、出力にはスピーカアンプを内蔵しており、DSC等 での動画音声用途に最適です。スピーカアンプは圧電スピーカにも対応しています。パッケージは4mm x 4mm の24-pin QFNを採用、実装面積を大幅に削減します。

特 長

1. 16-Bit Delta-Sigma Mono CODEC 2. 録音側機能

 1ch Mono Input

 マイク用ゲインアンプ内蔵 (0dB, 6dB, 10dB, 14dB, 17dB 20dB, 26dB or 32dB)  Digital ALC (Automatic Level Control) 回路内蔵

(+36dB 54dB, 0.375dB Step, Mute)

 ADC特性(MIC-Amp=+20dB時) : S/(N+D) : 84dB, DR, S/N : 85dB

 風切り音フィルタ

 ノッチフィルタ

3. 再生側機能

 Digital ALC (Automatic Level Control) 回路内蔵 (+36dB  -54dB, 0.375dB Step, Mute)  Mono Line Output: S/(N+D) : 85dB, S/N : 93dB  Mono Speaker-Amp内蔵

- SPK-AMP特性 : S/(N+D) : 60dB(150mW@ 8,出力時) Output Noise Level : -87dBV

- BTL接続 - 定格出力 : 400mW @ 8  Beep音入力可能 4. パワーマネジメント機能 5. PLL Mode:  周波数 : 11.2896MHz, 12MHz, 12.288MHz, 13.5MHz, 24MHz, 27MHz (MCKI pin) 1fs (FCK pin) 16fs, 32fs or 64fs (BICK pin) 6. EXT Mode:  入力周波数 : 256fs, 512fs or 1024fs (MCKI pin) 7. Sampling Rate:

 PLL Slave Mode (FCK pin) : 7.35kHz

~

~

 PLL Slave Mode (MCKI pin):

8kHz, 11.025kHz, 12kHz, 16kHz, 22.05kHz, 24kHz, 32kHz, 44.1kHz, 48kHz 

16-Bit  Mono CODEC with ALC & MIC/SPK-AMP

11. Audio Interface Format: MSB First, 2’s complement  ADC: DSP Mode, 16bit 前詰め, I2S互換

 DAC: DSP Mode, 16bit 前詰め, 後詰め, I2S互換 12. AK4633VN: Ta = -40  85C AK4633EN: Ta = -30  85C 13. 電源電圧  AVDD : 2.2  3.6V (typ. 3.3V)  DVDD : 1.6  3.6V (typ. 3.3V)  SVDD : 2.2  4.0 V (typ. 3.3V) 14. 消費電流: 12 mA（全回路パワーオン） 15. Package: 24-pin QFN(4mm x 4mm)

■

AVDD AVSS VCOM DVDD

CSN PDN CCLK CDTI BICK FCK SDTO SDTI MCKO MCKI VCOC PMAO AOUT DVSS MIC-Amp 0dB /+6dB/+10dB/+14dB/+17dB +20dB / +26dB / +32dB Mic HPF 2 Band EQ VOL (ALC) PMPFIL

■

AK4633VN 40  +85C 24-pin QFN (0.5mm pitch) AK4633EN 30  +85C 24-pin QFN (0.5mm pitch) AKD4633 AK4633評価用ボード

■

SVSS

SVDD

AOUT

BEEP/MICN

MPI

MIC/MICP

SPN

S

P

P

MCKO

MCKI

D

V

S

S

D

V

D

D

V

C

OM

A

V

S

S

A

V

D

D

V

C

OC

P

D

N

C

S

N

BICK

FCK

SDTO

SDTI

CDTI

CCLK

AK4633

Top View

19

20

21

22

23

24

18

17

16

1

12

11

10

9

8

7

15

14

13

2

3

2

4

5

6

■

ALC for Input Signal Analog ALC Digital ALC (Note 1)

入力ボリューム +27.5dB  -8dB, 0.5dB Step +36dB  -54dB, 0.375dB Step

(Note 1)

ALC for Output Signal Speaker-Amp block Digital Block (Note 1) 出力ボリューム +12dB  -115dB, 0.5dB Step +36dB  -54dB, 0.375dB Step (Note 1) 圧電スピーカ使用時 SPK-Amp 最大出力 8.5Vpp@SVDD=5V 6.33Vpp@SVDD=3.8V MCKI のプルダウン抵抗 有り 無し(MCKPD bit を削除) パッケージ 28-pin QFN: 5.2mm x 5.2mm 41-pin BGA: 4.0mm x 4.0mm 24-pin QFN: 4.0mm x 4.0mm Note 1. ALC および ボリュームは 入出力共通です。録音と再生で同時に ALC または ボリュームを使用することはでき

2. レジスタマップ

(1) AK4631

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0 00H Power Management 1 0 PMVCM PMBP PMSPK PMAO PMDAC PMMIC PMADC 01H Power Management 2 0 0 0 0 M/S MCKPD MCKO PMPLL 02H Signal Select 1 SPPS BEEPS ALC2S DACA DACM MPWR MICAD MGAIN0 03H Signal Select 2 0 AOPSN MGAIN1 SPKG1 SPKG0 BEEPA ALC1M ALC1A 04H Mode Control 1 PLL3 PLL2 PLL1 PLL0 BCKO1 BCKO0 DIF1 DIF0 05H Mode Control 2 0 0 FS3 MSBS BCKP FS2 FS1 FS0 06H Timer Select DVTM ROTM ZTM1 ZTM0 WTM1 WTM0 LTM1 LTM0 07H ALC Mode Control 1 0 ALC2 ALC1 ZELM LMAT1 LMAT0 RATT LMTH 08H ALC Mode Control 2 0 REF6 REF5 REF4 REF3 REF2 REF1 REF0 09H Input PGA Control 0 IPGA6 IPGA5 IPGA4 IPGA3 IPGA2 IPGA1 IPGA0 0AH Digital Volume Control OVOL7 OVOL6 OVOL5 OVOL4 OVOL3 OVOL2 OVOL1 OVOL0 0BH ALC2 Mode Control 0 0 RFS5 RFS4 RFS3 RFS2 RFS1 RFS0

(2) AK4633

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0 00H Power Management 1 PMPFIL PMVCM PMBP PMSPK PMAO PMDAC 0 PMADC 01H Power Management 2 0 0 0 0 M/S 0 MCKO PMPLL 02H Signal Select 1 SPPSN BEEPS DACS DACA 0 PMMP MGAIN2 MGAIN0 03H Signal Select 2 PFSDO AOPS MGAIN1 SPKG1 SPKG0 BEEPA PFDAC ADCPF 04H Mode Control 1 PLL3 PLL2 PLL1 PLL0 BCKO1 BCKO0 DIF1 DIF0 05H Mode Control 2 ADRST FCKO FS3 MSBS BCKP FS2 FS1 FS0 06H Timer Select 0 0 ZTM1 ZTM0 WTM1 WTM0 RFST1 RFST0 07H ALC Mode Control 1 0 ALC2 ALC1 ZELMN LMAT1 LMAT0 RGAIN0 LMTH0 08H ALC Mode Control 2 IREF7 IREF6 IREF5 IREF4 IREF3 IREF2 IREF1 IREF0 09H Digital Volume Control IVOL7 IVOL6 IVOL5 IVOL4 IVOL3 IVOL2 IVOL1 IVOL0 0AH Digital Volume Control OVOL7 OVOL6 OVOL5 OVOL4 OVOL3 OVOL2 OVOL1 OVOL0 0BH ALC Mode Control 3 RGAIN1 LMTH1 OREF5 OREF4 OREF3 OREF2 OREF1 OREF0 0DH ALC LEVEL VOL7 VOL6 VOL5 VOL4 VOL3 VOL2 VOL1 VOL0 0EH Signal Select 3 DATT1 DATT0 SMUTE MDIF EQ2 EQ1 HPF HPFAD

10H - 1FH Digital Filter Setting 網掛け AK4631 から変更されたレジスタ

3. レジスタ設定

(1) FCK, BICK 基準 PLL Mode 時のFS3-0 bits の設定が変更されています。

Mode FS3 bit FS2 bit FS1 bit FS0 bit Sampling Frequency Range 0 0 0 Don’t care Don’t care 7.35kHz  fs  12kHz 1 0 1 Don’t care Don’t care 12kHz < fs  24kHz 2 1 0 Don’t care Don’t care 24kHz < fs  48kHz

Others Others N/A

AK4631 から全モード変更されています。

(2) EXT Slave Mode 時の FS3-0 bits の設定が変更されています。

Mode FS3-2 bits FS1 bit FS0 bit MCKI Input Frequency Sampling Frequency Range 0 Don’t care 0 0 256fs 7.35kHz  fs  48kHz 1 Don’t care 0 1 1024fs 7.35kHz < fs  13kHz 2 Don’t care 1 0 512s 7.35kHz < fs  26kHz 3 Don’t care 1 1 256fs 7.35kHz  fs  48kHz 網掛け : AK4631 から変更となった設定

ピン／機能

No. Pin Name I/O Function

1 VCOM O Common Voltage Output Pin, 0.45 x AVDD Bias voltage of ADC inputs and DAC outputs. 2 AVSS - Analog Ground Pin

3 AVDD - Analog Power Supply Pin

4 VCOC O Output Pin for Loop Filter of PLL Circuit

This pin must be connected to AVSS with one resistor and capacitor in series.

5 PDN I

Power-Down Mode Pin

“H”: Power up, “L”: Power down reset and initialize the control register. AK4633 must always be reset upon power-up.

6 CSN I Chip Select Pin 7 CCLK I Control Data Clock Pin

8 CDTI I/O Control Data Input Pin / Output pin 9 SDTI I Audio Serial Data Input Pin 10 SDTO O Audio Serial Data Output Pin 11 FCK I/O Frame Clock Pin

12 BICK I/O Audio Serial Data Clock Pin 13 DVDD - Digital Power Supply Pin 14 DVSS - Digital Ground Pin

15 MCKI I External Master Clock Input Pin 16 MCKO O Master Clock Output Pin

17 SPP O Speaker Amp Positive Output Pin 18 SPN O Speaker Amp Negative Output Pin 19 SVSS - Speaker Amp Ground Pin

20 SVDD - Speaker Amp Power Supply Pin 21 AOUT O Mono Line Output Pin

22 BEEP I Beep Signal Input Pin (MDIF bit = “0”) MICN I Microphone Negative Input Pin for Differential Input (MDIF bit = “1”) 23 MPI O MIC Power Supply Pin for Microphone

24 MIC I Microphone Input Pin for Single Ended Input (MDIF bit = “0”) MICP I Microphone Positive Input Pin for Differential Input (MDIF bit = “1”) Note: All input pins except analog input pins (MIC/MICP and BEEP/MICN pins) must not be left floating.

■

使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。

Classification Pin Name 設定

Analog MIC/MICP, BEEP/MICN, MPI, AOUT, SPP, SPN, VCOC オープン Digital MCKI, SDTI DVSSに接続 FCK, BICK (Note) DVSSに接続、またはプルアップ/プルダウン接続 MCKO, SDTO オープン

(Note) M/S bit=“0”の場合、DVSSに接続ください。M/S bit=“1”の場合、100KΩ程度でプルアップ又はプルダ ウン接続ください。

絶対最大定格

(AVSS=DVSS=SVSS=0V; Note 2)

Parameter Symbol Min. Max. Unit

Power Supplies: Analog Digital Speaker-Amp |AVSS – DVSS| (Note 3) |AVSS – SVSS| (Note 3) AVDD DVDD SVDD GND1 GND2 0.3 0.3 0.3 - - 4.6 4.6 4.6 0.3 0.3 V V V V V Input Current, Any Pin Except Supplies IIN - 10 mA Analog Input Voltage (Note 5) VINA 0.3 AVDD+0.3 V Digital Input Voltage (Note 6) VIND 0.3 DVDD+0.3 V Ambient Temperature

(powered applied)

AK4633VN Ta 40 85 C

AK4633EN Ta 30 85 C

Storage Temperature Tstg 65 150 C

Maximum Power Dissipation (Note 4) Pd - 650 mW Note 2. 電圧は全てグランドピンに対する値です。

Note 3. AVSSと DVSS, SVSSは同じアナロググランドに接続して下さい。

Note 4. 実装されるプリント基板の配線密度100%以上の場合です。この電力値はAK4633の内部損失分で、外 部接続されるスピーカ消費分は含まれません。

Note 5. BEEP/MICN, MIC/MICP pins

Note 6. PDN, CSN, CCLK, CDTI, SDTI, FCK, BICK, MCKI pins

注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。 また、通常の動作は保証されません。

推奨動作条件

(AVSS=DVSS=SVSS=0V; Note 2)

Parameter Symbol Min. Typ. Max. Unit

Power Supplies (Note 7) Analog Digital Speaker-Amp Difference AVDD DVDD SVDD DVDD – AVDD DVDD – SVDD AVDD – SVDD 2.2 1.6 2.2 - - - 3.3 3.3 3.3 - - - 3.6 3.6 4.0 0.3 0.3 1.0 V V V V V V Note 2. 電圧は全てグランドピンに対する値です。 Note 7. AVDD, DVDD, SVDDの電源立ち上げシーケンスを考慮する必要はありません。 AVDD, またはSVDDをONした状態でDVDDをOFFしないでください。 DVDD以外の一部の電源だけをOFFする場合、再度電源をONした後にPDN pin = “L”でリセットして下さい。ま た、DVDD が ON の状態で AVDD の電源を OFF する場合は、OFFする前に必ず PMADC bit = “0” としてく ださい。

注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので十分 ご注意下さい。

アナログ特性

(Ta=25C; AVDD=DVDD=SVDD=3.3V; AVSS=DVSS=SVSS=0V; fs=8kHz, BICK=64fs; Signal Frequency=1kHz; 16bit Data; Measurement frequency=20Hz  3.4kHz; EXT Slave Mode; unless otherwise specified)

Parameter Min. Typ. Max. Unit

MIC Amplifier: MDIF bit = “0”; (Single-ended input)

Input Resistance 20 30 40 k

Gain (MGAIN2-0 bits = “000”) - 0 - dB

(MGAIN2-0 bits = “001”) - 20 - dB (MGAIN2-0 bits = “010”) - 26 - dB (MGAIN2-0 bits = “011”) - 32 - dB (MGAIN2-0 bits = “100”) - 6 - dB (MGAIN2-0 bits = “101”) - 10 - dB (MGAIN2-0 bits = “110”) - 14 - dB (MGAIN2-0 bits = “111”) - 17 - dB

MIC Amplifier: MDIF bit = “1”; (Full-differential input)

Input Voltage (MGAIN2-0 bits = “001”) - - 0.228 Vpp

(Note 8) (MGAIN2-0 bits = “010”) - - 0.114 Vpp

(MGAIN2-0 bits = “011”) - - 0.057 Vpp

(MGAIN2-0 bits = “100”) - - 1.14 Vpp

(MGAIN2-0 bits = “101”) - - 0.721 Vpp

(MGAIN2-0 bits = “110”) - - 0.455 Vpp

(MGAIN2-0 bits = “111”) - - 0.322 Vpp

MIC Power Supply: MPI pin

Output Voltage (Note 9) 2.38 2.64 2.90 V

Load Resistance 2 - - k

Load Capacitance - - 30 pF

ADC Analog Input Characteristics: MIC  ADC, MIC Gain=20dB, IVOL=0dB, ALC1bit = “0”

Resolution - - 16 Bits

Input Voltage (MIC Gain=20dB, Note 10) 0.168 0.198 0.228 Vpp S/(N+D) (1dBFS) (Note 11) 72 84 - dB

D-Range (60dBFS) 75 85 - dB

S/N 75 85 - dB

DAC Characteristics:

Resolution 16 Bits

Mono Line Output Characteristics: AOUT pin, DAC  AOUT, RL=10k

Output Voltage (Note 12) 1.78 1.98 2.18 Vpp

S/(N+D) (0dBFS) (Note 11) 73 85 - dB

D-Range (-60dBFS) 83 93 - dB

S/N 83 93 - dB

Load Resistance 10 - - k

Load Capacitance - - 30 pF

Speaker-Amp Characteristics: DAC  SPP/SPN pins, ALC2 bit = “0”, RL=8, BTL, SVDD=3.3V

Output Voltage SPKG1-0 bits = “00” (-4.1dBFS) 2.54 3.17 3.80 Vpp SPKG1-0 bits = “01” (-4.1dBFS) 3.20 4.00 4.80 Vpp

S/(N+D) 150mW出力時 40 60 - dB

400mW出力時 - 20 - dB

Output Noise SPKG1-0 bits = “00” - -87 - dBV

Level SPKG1-0 bits = “01” -75 -85 - dBV

SPKG1-0 bits = “10” - -83 - dBV

Load Resistance 8 - - 

Parameter Min. Typ. Max. Unit

Speaker-Amp Characteristics: DAC  SPP/SPN pins, ALC2=OFF, CL=3F, Rseries=10 x 2, BTL, SVDD=3.8V

Output Voltage SPKG1-0 bits = “11”

(-4.1dBFS) - 6.33 - Vpp

S/(N+D) (Note 13) SPKG1-0 bits = “11”

(-4.1dBFS) - 60 - dB

Output Noise Level (Note 13) SPKG1-0 bits = “11” - -81 - dBV

Load Impedance (Note 14) 50 - - 

Load Capacitance - - 3 F

BEEP Input: BEEP pin, External Input Resistance= 20k

Maximum Input Voltage (Note 15) - 1.98 - Vpp Output Voltage (Input Voltage=0.5Vpp)

BEEP  SPP/SPN (SPKG1-0 bits = “00”) 0.625 1.25 1.875 Vpp

BEEP  AOUT 0.25 0.50 0.75 Vpp

Power Supplies

Power Up (PDN pin = “H”)

All Circuit Power-up: (Note 17) AVDD+DVDD

fs=8kHz - 8 - mA

fs=48kHz - 11 17 mA

SVDD: Speaker-Amp Normal Operation (SPPSN bit = “1”, No Output)

SVDD=3.3V - 4 12 mA

Power Down (PDN pin = “L”) (Note 18)

AVDD+DVDD+SVDD - 1 100 A

Note 8. プラス入力ピンとマイナス入力ピンの差分です。ACカップリングコンデンサを各入力ピンにシリーズに接続して 下さい。MGAIN2-0 bits = “000”のとき差動入力は使用禁止です。MICP, MICN pinの最大入力電圧はそれぞ れAVDDに比例します。Vin = |(MICP)  (MICN)| = 0.069 x AVDD (max)@MGAIN2-0 bits = “001”, 0.035 x AVDD (max)@MGAIN2-0 bits = “010”, 0.017 x AVDD (max)@MGAIN2-0 bits = “011”, 0.346 x AVDD (max)@MGAIN2-0 bits = “100”, 0.218 x AVDD (max)@MGAIN2-0 bits = “101”, 0.138 x AVDD (max)@MGAIN2-0 bits = “110”, 0.098 x AVDD (max)@MGAIN2-0 bits = “111”, この電圧を越える信号が入力された場合、ADCの動作は保証できません。

Note 9. 出力電圧はAVDDに比例します。Vout = 0.8 x AVDD (typ)。 Note 10. 入力電圧はAVDDに比例します。Vin = 0.06 x AVDD (typ)。

Note 11. PLL Slave ModeでFCK pinからPLL基準クロックを入力する場合、S/(N+D)は、MIC→ADCで75dB(typ), DAC →AOUTで75dB(typ)になります。

Note 12. 出力電圧はAVDDに比例します。Vout = 0.6 x AVDD (typ)。 Note 13. 測定点は SPP pin /SPN pin です。

Note 14. Figure 41 において、Load Impedance はシリーズ抵抗と 1kHz における圧電スピーカの抵抗成分の合計です。 Load Capacitance は圧電スピーカの容量成分です。圧電スピーカを使用する場合、SPP, SPN pin にそれぞ れ10以上のシリーズ抵抗を接続してください。

Note 15. 最大入力電圧はAVDD と外付けの入力抵抗(Rin) に比例します。Vin = 0.6 x AVDD x Rin/20k(max) 。 Note 16. 出力電圧はAVDDに比例します。Vout = 0.6 x AVDD (typ)。

Note 17. PLL Master Mode (MCKI=12.288MHz)で、PMMP = PMADC = PMDAC = PMPFIL = PMSPK = PMVCM = PMPLL = MCKO = PMAO = PMBP = PMMP = M/S =“1”の場合です。このとき、MPI pinの出力電流は0mA です。

フィルタ特性

(Ta = 25C; AVDD =2.2  3.6V, DVDD =1.6  3.6V, SVDD =2.2  4.0V; fs=8kHz)

Parameter Symbol Min. Typ. Max. Unit

ADC Digital Filter (Decimation LPF):

Passband (Note 19) 0.16dB 0.66dB 1.1dB 6.9dB PB 0 - - - - 3.5 3.6 4.0 3.0 - - - kHz kHz kHz kHz Stopband (Note 19) SB 4.7 - - kHz Passband Ripple PR - - 0.1 dB Stopband Attenuation SA 73 - - dB

Group Delay (Note 20) GD - 16 - 1/fs

Group Delay Distortion GD - 0 - s

DAC Digital Filter (Decimation LPF):

Passband (Note 19) 0.16dB 0.54dB 1.0dB 6.7dB PB 0 - - - - 3.5 3.6 4.0 3.0 - - - Stopband (Note 19) SB 4.7 - - kHz Passband Ripple PR - - 0.1 dB Stopband Attenuation SA 73 - - dB

Group Delay (Note 20) GD - 16 - 1/fs

Group Delay Distortion GD - 0 - s

DAC Digital Filter + Analog Filter:

Frequency Response: 0  3.4kHz FR - 1.0 - dB Note 19. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。 例えば、ADCのPB=3.6kHz (@-1.0dB)は0.45 x fsです。各応答は1kHzを基準にします。 Note 20. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてから16 ビットデータが出力レジス タにセットされるまでの時間です。 DAC部は16ビットデータが入力レジスタにセットされてからアナログ信号が出力されるまでの時間です。 プログラマブルフィルタ(1次HPF + 2-band Equalizer + ALC) を通過するパスを選択した場合の Group Delay は IIR フィルタによる位相変化が無い場合で上記記載の値に対して、2/fs増加します。

DC特性

(Ta = 25C; AVDD =2.2  3.6V, DVDD =1.6  3.6V, SVDD =2.2  4.0V)

Parameter Symbol Min. Typ. Max. Unit

High-Level Input Voltage (DVDD ≥ 2.2V) (DVDD < 2.2V) Low-Level Input Voltage (DVDD ≥ 2.2V) (DVDD < 2.2V) VIH VIL 70%DVDD 80%DVDD - - - - - - - - 30%DVDD 20%DVDD V V V V High-Level Output Voltage (Iout=80A)

Low-Level Output Voltage (Iout= 80A)

VOH VOL DVDD0.4 - - - - 0.4 V V

スイッチング特性

(Ta = 25C; AVDD =2.2  3.6V, DVDD =1.6  3.6V, SVDD =2.2  4.0V; CL=20pF)

Parameter Symbol Min. Typ. Max. Unit

PLL Master Mode (PLL Reference Clock = MCKI pin) (Figure 2)

MCKI Input: Frequency Pulse Width Low Pulse Width High

fCLK tCLKL tCLKH 11.2896 0.4/fCLK 0.4/fCLK - - - 27.0 - - MHz ns ns MCKO Output: Frequency

Duty Cycle except fs=29.4kHz, 32kHz fs=29.4kHz, 32kHz (Note 21) fMCK dMCK dMCK - 40 - 256 x fFCK 50 33 - 60 - kHz % % FCK Output: Frequency

Pulse width High

(DIF1-0 bits = “00” and FCKO bit = “1”)

Duty Cycle

(DIF1-0 bits  “00” or FCKO bit = “0”)

fFCK tFCKH dFCK 8 - - - tBCK 50 48 - - kHz ns % BICK: Period (BCKO1-0 bit= “00”)

(BCKO1-0 bit= “01”) (BCKO1-0 bit= “10”) Duty Cycle tBCK tBCK tBCK dBCK - - - - 1/16fFCK 1/32fFCK 1/64fFCK 50 - - - - ns ns ns % Audio Interface Timing

DSP Mode: (Figure 3, Figure 4) FCK “” to BICK “” (Note 22) FCK “” to BICK “” (Note 23) BICK “” to SDTO (BCKP bit= “0”) BICK “” to SDTO (BCKP bit= “1”) SDTI Hold Time

SDTI Setup Time

tDBF tDBF tBSD tBSD tSDH tSDS 0.5 x tBCK -40 0.5 x tBCK -40 -70 -70 50 50 0.5 x tBCK 0.5 x tBCK - - - - 0.5 x tBCK + 40 0.5 x tBCK +40 70 70 - - ns ns ns ns ns ns Except DSP Mode: (Figure 5)

BICK “” to FCK Edge FCK to SDTO (MSB)

(Except I2S mode) BICK “” to SDTO

SDTI Hold Time SDTI Setup Time

tBFCK tFSD tBSD tSDH tSDS -40 -70 -70 50 50 - - - - - 40 70 70 - - ns ns ns ns ns

Parameter Symbol Min. Typ. Max. Unit

PLL Slave Mode (PLL Reference Clock: FCK pin) (Figure 6, Figure 7)

FCK: Frequency

DSP Mode: Pulse Width High Except DSP Mode: Duty Cycle

fFCK tFCKH duty 7.35 tBCK-60 45 8 - - 48 1/fFCK-tBCK 55 kHz ns % BICK: Period

Pulse Width Low Pulse Width High

tBCK tBCKL tBCKH 1/64fFCK 0.4 x tBCK 0.4 x tBCK - - - 1/16fFCK - - ns ns ns

PLL Slave Mode (PLL Reference Clock: BICK pin) (Figure 6, Figure 7)

FCK: Frequency

DSP Mode: Pulse width High Except DSP Mode: Duty Cycle

fFCK tFCKH duty 7.35 tBCK-60 45 8 - - 48 1/fFCK-tBCK 55 kHz ns % BICK: Period (PLL3-0 bit= “0001”)

(PLL3-0 bit= “0010”) (PLL3-0 bit= “0011”)

Pulse Width Low Pulse Width High

tBCK tBCK tBCK tBCKL tBCKH - - - 0.4 x tBCK 0.4 x tBCK 1/16fFCK 1/32fFCK 1/64fFCK - - - - - - - ns ns ns ns ns

PLL Slave Mode (PLL Reference Clock: MCKI pin) (Figure 8)

MCKI Input: Frequency Pulse Width Low Pulse Width High

fCLK fCLKL fCLKH 11.2896 0.4/fCLK 0.4/fCLK - - - 27.0 - - MHz ns ns MCKO Output: Frequency

Duty Cycle except fs=29.4kHz, 32kHz fs=29.4kHz, 32kHz (Note 21) fMCK dMCK dMCK - 40 - 256 x fFCK 50 33 - 60 - kHz % % FCK: Frequency

DSP Mode: Pulse width High Except DSP Mode: Duty Cycle

fFCK tFCKH duty 8 tBCK-60 45 - - - 48 1/fFCK-tBCK 55 kHz ns % BICK: Period

Pulse Width Low Pulse Width High

tBCK tBCKL tBCKH 1/64fFCK 0.4 x tBCK 0.4 x tBCK - - - 1/16fFCK - - ns ns ns

Audio Interface Timing

DSP Mode: (Figure 9, Figure 10) FCK “” to BICK “” (Note 22) FCK “” to BICK “” (Note 23) BICK “” to FCK “” (Note 22) BICK “” to FCK “” (Note 23) BICK “” to SDTO (BCKP bit= “0”) BICK “” to SDTO (BCKP bit= “1”) SDTI Hold Time

SDTI Setup Time

tFCKB tFCKB tBFCK tBFCK tBSD tBSD tSDH tSDS 0.4 x tBCK 0.4 x tBCK 0.4 x tBCK 0.4 x tBCK - - 50 50 - - - - - - - - - - - - 80 80 - - ns ns ns ns ns ns ns ns Except DSP Mode: (Figure 12)

FCK Edge to BICK “” (Note 24) BICK “” to FCK Edge (Note 24) FCK to SDTO (MSB) (Except I2S mode) BICK “” to SDTO

SDTI Hold Time SDTI Setup Time

tFCKB tBFCK tFSD tBSD tSDH tSDS 50 50 - - 50 50 - - - - - - - - 80 80 - - ns ns ns ns ns ns

Parameter Symbol Min. Typ. Max. Unit

EXT Slave Mode (Figure 11)

MCKI Frequency: 256fs 512fs 1024fs Pulse Width Low Pulse Width High

fCLK fCLK fCLK tCLKL tCLKH 1.8816 3.7632 7.5264 0.4/fCLK 0.4/fCLK 2.048 4.096 8.192 - - 12.288 13.312 13.312 - - MHz MHz MHz ns ns FCK Frequency (MCKI = 256fs) (MCKI = 512fs) (MCKI = 1024fs) Duty Cycle fFCK fFCK fFCK duty 7.35 7.35 7.35 45 8 8 8 - 48 26 13 55 kHz kHz % BICK Period

BICK Pulse Width Low Pulse Width High

tBCK tBCKL tBCKH 312.5 130 130 - - - - - - ns ns ns Audio Interface Timing (Figure 12)

FCK Edge to BICK “” (Note 24) BICK “” to FCK Edge (Note 24) FCK to SDTO (MSB) (Except I2S mode) BICK “” to SDTO

SDTI Hold Time SDTI Setup Time

tFCKB tBFCK tFSD tBSD tSDH tSDS 50 50 - - 50 50 - - - - - - - - 80 80 - - ns ns ns ns ns ns

Parameter Symbol Min. Typ. Max. Unit

EXT Master Mode (Figure 2)

MCKI Frequency: 256fs 512fs 1024fs Pulse Width Low Pulse Width High

fCLK fCLK fCLK tCLKL tCLKH 1.8816 3.7632 7.5264 0.4/fCLK 0.4/fCLK 2.048 4.096 8.192 - - 12.288 13.312 13.312 - - MHz MHz MHz ns ns FCK Frequency (MCKI = 256fs) (MCKI = 512fs) (MCKI = 1024fs) Duty Cycle fFCK fFCK fFCK dFCK 7.35 7.35 7.35 - 8 8 8 50 48 26 13 - kHz kHz kHz % BICK: Period (BCKO1-0 bit= “00”)

(BCKO1-0 bit= “01”) (BCKO1-0 bit= “10”) Duty Cycle tBCK tBCK tBCK dBCK - - - - 1/16fFCK 1/32fFCK 1/64fFCK 50 - - - - ns ns ns % Audio Interface Timing

DSP Mode: (Figure 3, Figure 4) FCK “” to BICK “” (Note 22) FCK “” to BICK “” (Note 23) BICK “” to SDTO (BCKP bit= “0”) BICK “” to SDTO (BCKP bit= “1”) SDTI Hold Time

SDTI Setup Time

tDBF tDBF tBSD tBSD tSDH tSDS 0.5 x tBCK -40 0.5 x tBCK -40 -70 -70 50 50 0.5 x tBCK 0.5 x tBCK - - - - 0.5 x tBCK + 40 0.5 x tBCK +40 70 70 - - ns ns ns ns ns ns Except DSP Mode: (Figure 5)

BICK “” to FCK Edge FCK to SDTO (MSB)

(Except I2S mode) BICK “” to SDTO

SDTI Hold Time SDTI Setup Time

tBFCK tFSD tBSD tSDH tSDS -40 -70 -70 50 50 - - - - - 40 70 70 - - ns ns ns ns ns Note 21. Duty Cycle = “L“幅 / クロック周期 x 100

Note 22. MSBS, BCKP bits = “00” or “11” Note 23. MSBS, BCKP bits = “01” or “10”

Parameter Symbol Min. Typ. Max. Unit Control Interface Timing:

CCLK Period

CCLK Pulse Width Low Pulse Width High CDTI Setup Time CDTI Hold Time CSN “H” Time CSN “” to CCLK “” CCLK “” to CSN “”

CCLK “” to CDTI (at Read Command) CSN “” to CDTI (Hi-Z) (at Read Command)

tCCK tCCKL tCCKH tCDS tCDH tCSW tCSS tCSH tDCD tCCZ 200 80 80 40 40 150 150 50 - - - - - - - - - - - - - - - - - - - - 70 70 ns ns ns ns ns ns ns ns ns ns Reset Timing

PDN Pulse Width (Note 25)

PMADC “” to SDTO valid (Note 26) ADRST bit = “0” ADRST bit = “1” tPD tPDV tPDV 150 - - - 1059 291 - - - ns 1/fs 1/fs Note 25. AK4633はPDN pin = “L”でリセットされます。

■

Figure 2. Clock Timing (PLL/EXT Master mode) (MCKO isn’t available at EXT Master Mode)

FCK BICK 50%DVDD SDTO 50%DVDD tBSD tSDS SDTI VIL tSDH VIH dBCK tDBF 50%DVDD tBCK MSB MSB BICK 50%DVDD (BCKP = "0") (BCKP = "1")

FCK BICK 50%DVDD SDTO 50%DVDD tBSD tSDS SDTI VIL tSDH VIH dBCK tDBF 50%DVDD tBCK MSB BICK 50%DVDD (BCKP = "1") (BCKP = "0") MSB

Figure 4. Audio Interface Timing (PLL/EXT Master mode & DSP mode: MSBS bit= “1”)

FCK 50%DVDD BICK 50%DVDD SDTO 50%DVDD tBSD tSDS SDTI VIL tSDH VIH tBFCK _dBCK tFSD

1/fFCK FCK VIH tFCKH VIL tBCK BICK tBCKH tBCKL VIH VIL tBFCK BICK VIH VIL (BCKP = "0") (BCKP = "1")

Figure 6. Clock Timing (PLL Slave mode; PLL Reference Clock = FCK or BICK pin & DSP mode; MSBS bit= “0”)

1/ fFCK FCK VIH tFCKH VIL tBCK BICK tBCKH tBCKL VIH VIL tBFCK BICK VIH VIL (BCKP = "1") (BCKP = "0")

1/fCLK MCKI tCLKH tCLKL VIH VIL 1/fFCK FCK VIH VIL tBCK BICK tBCKH tBCKL VIH VIL tFCKH tFCKL 1/fMCK MCKO 50%DVDD tMCKOH tMCKOL dMCK = tMCKOL x fMCK x 100%

FCK BICK SDTO 50%DVDD tBSD tSDS SDTI VIL tSDH VIH tFCKB tFCKH MSB MSB VIL VIH VIL VIH BICK VIL VIH (BCKP = "0") (BCKP = "1")

Figure 9. Audio Interface Timing (PLL Slave mode & DSP mode; MSBS bit= “0”)

FCK BICK SDTO 50%DVDD tBSD tSDS SDTI VIL tSDH VIH tFCKB tFCKH MSB MSB VIL VIH VIL VIH BICK VIL VIH (BCKP = "1") (BCKP = "0")

1/fCLK MCKI tCLKH tCLKL VIH VIL 1/fFCK FCK VIH VIL tBCK BICK tBCKH tBCKL VIH VIL tFCKH tFCKL

Figure 11. Clock Timing (EXT Slave mode)

FCK VIH VIL tBFCK BICK VIH VIL tFSD SDTO 50%DVDD tFCKB tBSD tSDS SDTI VIL tSDH VIH MSB

CSN VIH VIL tCSS CCLK tCDS VIH VIL CDTIO VIH tCCKH tCCKL tCDH VIL C1 C0 R/W tCCK tCSH

Figure 13. WRITE Command Input Timing

CSN VIH VIL tCSH CCLK VIH VIL CDTIO VIH tCSW VIL D1 D0 D2 tCSS

CSN CCLK 50% DVDD CDTI VIH D3 D2 D1 D0 tCCZ tDCD VIL VIH VIL

Figure 15. Read Data Output Timing

PMADC

tPDV

SDTO 50%DVDD

bit

Figure 16. Power Down & Reset Timing 1

tPD PDN

VIL Figure 17. Power Down & Reset Timing 2

機能説明

■

外部とのI/Fモードは以下の4通りの方法があります。（Table 1 and Table 2）

Mode PMPLL bit M/S bit PLL3-0 bit Figure

PLL Master Mode 1 1 Table 4 Figure 18

PLL Slave Mode 1

(PLL Reference Clock: MCKI pin) 1 0 Table 4 Figure 19 PLL Slave Mode 2

(PLL Reference Clock: FCK or BICK pin) 1 0 Table 4 Figure 20

EXT Slave Mode 0 0 X Figure 21

EXT Master Mode 0 1 X Figure 22

Table 1. Clock Mode Setting (X: Don’t care)

Mode MCKO bit MCKO pin MCKI pin BICK pin FCK pin

PLL Master Mode 0 “L” Output

Master Clock Input for PLL (Note 27) 16fs/32fs/64fs Output 1fs Output 1 256fs Output PLL Slave Mode 1

(PLL Reference Clock: MCKI pin)

0 “L” Output Master Clock Input for PLL (Note 27) 16fs/32fs/64fs Input 1fs Input 1 256fs Output PLL Slave Mode 2

(PLL Reference Clock: FCK or BICK pin) 0 “L” Output GND

16fs/32fs/64fs Input

1fs Input

EXT Slave Mode 0 “L” Output

256fs/ 512fs/ 1024fs Input  32fs Input 1fs Input

EXT Master Mode 0 “L” Output

256fs/ 512fs/ 1024fs Input 32fs/64fs Output 1fs Output Note 27. 11.2896MHz/12MHz/12.288MHz/13.5MHz/24MHz/27MHz

■

マスタモードとスレーブモードの切り替えはM/S bitで行います。 “1”でマスタモード、 “0”でスレーブモードです。 AK4633はパワーダウン時 (PDN pin = “L”)、及びリセット解除後はスレーブモードです。リセット解除後、 M/S bitを “1”に変更することでマスタモードになります。

マスタモードで使用する場合、M/S bitに “1”が書き込まれるまで、AK4633のFCK, BICK pinはフローティン グの状態です。そのため、AK4633のFCK, BICK pinに100k程度のプルアップあるいはプルダウン抵抗を入 れる必要があります。

M/S bit Mode

0 Slave Mode (default) 1 Master Mode

Table 3. Select Master/Salve Mode

■

PMPLL bit = “1”の時、内蔵の高精度アナログPLLはFS3-0 bit, PLL3-0 bitで選択したクロックに応じて動作しま す。PLLのロック時間は、電源投入後、PMPLL bit を “0”  “1”に変更し、安定したクロックが入力された場 合、またはサンプリング周波数が変更された場合でもTable 4 の通りです。 1) PLL Modeの設定 Mode PLL3 bit PLL2 bit PLL1 bit PLL0 bit PLL基準クロ ック入力ピン 入力周波数 VCOC pinの R,C (Note 28) PLLロック 時間 (max) R[] C[F] 0 0 0 0 0 FCK pin 1fs 6.8k 220n 160ms (default) 1 0 0 0 1 BICK pin 16fs 10k 4.7n 2ms 2 0 0 1 0 BICK pin 32fs 10k 4.7n 2ms 3 0 0 1 1 BICK pin 64fs 10k 4.7n 2ms 4 0 1 0 0 MCKI pin 11.2896MHz 10k 4.7n 40ms 5 0 1 0 1 MCKI pin 12.288MHz 10k 4.7n 40ms 6 0 1 1 0 MCKI pin 12MHz 10k 4.7n 40ms 7 0 1 1 1 MCKI pin 24MHz 10k 4.7n 40ms 12 1 1 0 0 MCKI pin 13.5MHz 10k 10n 40ms 13 1 1 0 1 MCKI pin 27MHz 10k 10n 40ms

Others Others N/A Note 28. Rの許容誤差は 5%,Cの許容誤差は 30%。

Table 4. Setting of PLL Mode (*fs: Sampling Frequency) 2) PLL Modeのサンプリング周波数設定

PLL2 bit = “1” (MCKI入力)の場合は、Table 5の設定によりサンプリング周波数が選択できます。 Mode FS3 bit FS2 bit FS1 bit FS0 bit Sampling Frequency

0 0 0 0 0 8kHz (default) 1 0 0 0 1 12kHz 2 0 0 1 0 16kHz 3 0 0 1 1 24kHz 4 0 1 0 0 7.35kHz 5 0 1 0 1 11.025kHz 6 0 1 1 0 14.7kHz

PLL2 bit = “0” の場合(FCK or BICKより入力)は、FS3-2 bitsでサンプリング周波数の設定を行って下さい

（Table 6）。

Mode FS3 bit FS2 bit FS1 bit FS0 bit Sampling Frequency Range

0 0 0 Don’t care Don’t care 7.35kHz  fs  12kHz (default) 1 0 1 Don’t care Don’t care 12kHz < fs  24kHz

2 1 0 Don’t care Don’t care 24kHz < fs  48kHz

Others Others N/A

Table 6. Setting of Sampling Frequency at PLL2 bit = “0” and PMPLL bit = “1”

■

1) PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”)

このモードで PMPLL bit = “0”  “1”にした後PLLがロックするまでの間、BICKとFCKは “L”を出力、MCKO bit = “1” のときMCKO pinからは正常でない周波数のクロックが出力されます。MCKO bit = “0”の場合は、MCKO pinは “L”を 出力します(Table 7)。

サンプリング周波数を変更する場合は一度PMPLL bit = “0”にすることでアンロック状態の不定なBICK, FCKを出力さ せずに “L”を出力させることができます。

PLL State MCKO pin BICK pin FCK pin

MCKO bit = “0” MCKO bit = “1”

PMPLL bit “0”  “1”直後 “L” Output 不定 “L” Output “L” Output

PLL Unlock (上記以外) “L” Output 不定 不定 不定

PLL Lock 時 “L” Output 256fs Output See Table 9 1fs Output Table 7. Clock Operation at PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”)

2) PLL Slave Mode (PMPLL bit = “1”, M/S bit = “0”)

このモードでは PMPLL bit = “0”  “1”にした後、あるいはサンプリング周波数を変更した場合、MCKOから は正常でない周波数のクロックが出力されます。その後、PLLがロックするとMCKOから256fsのクロックが 出力されます。但し、PLLがアンロックになった場合、ADC及びDACからは正常なデータが出力されません。 DACに関しては、Addr=02HのDACA bit と DACS bit を “0”にすることによりラインアウト出力、スピーカ出 力をミュートすることが可能です。

PLL State MCKO pin

MCKO bit = “0” MCKO bit = “1” PMPLL bit “0”  “1”直後 “L” Output 不定 PLL Unlock 時(上記以外) “L” Output 不定

PLL Lock 時 “L” Output Output

■

外部から11.2896MHz, 12MHz , 12.288MHz, 13.5MHz, 24MHz, 27MHz のクロックを入力し、内部のPLLにより MCKO, BICK, FCKクロックを生成し出力します。MCKO出力は256fs固定で、MCKO bitにより、ON/OFFが可 能です。BICK出力はBCKO1-0 bitにより、16fs, 32fs or 64fsを選択することができます(Table 9)。

DSP modeのとき、FCK出力は FCKO bit により、Duty 50% か 1 BICK 時間だけ High出力かを選択することが できます( Table 10)。 DPS mode以外のとき、FCKO bit = “0” としてください。

BICK出力が16fsの場合は、オーディオI/FはDSP modeのみ対応します。

AK4633

_{DSP or}

_

_P

Figure 18. PLL Master Mode

Mode BCKO1 BCKO0 BICK出力周波数

0 0 0 16fs (default)

1 0 1 32fs

2 1 0 64fs

3 1 1 N/A

Table 9. BICK Output Frequency at PLL Master Mode

Mode FCKO FCK出力

0 0 Duty = 50% (default)

1 1 High Width = 1/fBCK fBCK はBICK の出力周波数

■

MCKI, BICK or FCK pinへ入力されるクロックを基準に内部のPLLにてAK4633に必要なクロックを生成しま す。PLLの基準クロックは、PLL3-0 bitにて設定することができます。また、BICK出力が16fsの場合は、オー ディオI/FはDSP modeのみ対応します。 a) PLL 基準クロック: MCKI pin MCKOに同期したBICK, FCKを入力します。MCKOとFCKは同期する必要がありますが位相を合わせる 必要はありません。サンプリング周波数は、FS3-0 bitで設定することができます。(Table 5) AK4633 DSP or P MCKO BICK FCK SDTO SDTI BCLK FCK SDTI SDTO MCKI 1fs 16fs, 32fs, 64fs 256fs 11.2896MHz, 12MHz, 12.288MHz 13.5MHz, 24MHz, 27MHz MCLK

Figure 19. PLL Slave Mode 1 (PLL Reference Clock: MCKI pin)

b) PLL 基準クロック: BICK or FCK pin FS3-0 bitを設定することで、7.35kHz  48kHzの任意のサンプリング周波数に対応します。(Table 6) AK4633 DSP or P MCKI BICK FCK SDTO SDTI BCLK FCK SDTI SDTO MCKO 1fs 16fs, 32fs, 64fs

Figure 20. PLL Slave Mode 2 (PLL Reference Clock: FCK or BICK pin)

ADC or DAC or Programmable Filter が動作中（PMADC bit = “1”, PMDAC bit = “1” or PMPFIL bit = “1”）は外部 クロック(MCKI, BICK, FCK)を止めてはいけません。これらのクロックが供給されない場合、内部にダイナ ミックなロジックを使用しているため、過電流が流れ、動作が異常になる可能性があります。クロックを止 める場合はパワーダウン状態（PMADC bit = PMDAC bit = PMPFIL bit = “0”）にしてください。

■

PMPLL bit = “0”, M/S bit = “0” とすることで、外部クロックスレーブモード(EXT Slave Mode)で動作し、MCKI pinからPLLを介さずに直接、ADC, DACにマスタクロックを入力できます。このモードは通常のオーディオ CODECとのI/Fに対して互換性があります。必要なクロックはMCKI (256fs, 512fs or 1024fs), BICK (32fs), FCK(fs)です。MCKIとFCKは同期する必要がありますが位相を合わせる必要はありません。MCKIの入力周 波数はFS3-0 bitにより選択することが可能です（Table 11）。

Mode FS3-2 bits FS1 bit FS0 bit MCKI Input Frequency

Sampling Frequency Range

0 Don’t care 0 0 256fs 7.35kHz  fs  48kHz (default) 1 Don’t care 0 1 1024fs 7.35kHz  fs  13kHz

2 Don’t care 1 0 512fs 7.35kHz  fs  26kHz 3 Don’t care 1 1 256fs 7.35kHz  fs  48kHz

Table 11. EXT Slave Mode (PMPLL bit = “0”, M/S bit = “0”) 時のMCKI周波数の設定

EXT Slave ModeではオーディオインタフェースフォーマットのMode 0には対応していません。

低速サンプリング時は帯域外ノイズのため、DAC出力のS/Nが劣化します。MCKIに入力されるマスタクロッ クの周波数を上げることで、S/Nを改善できます。Table 12はDAC AOUT出力のS/Nです。

MCKI S/N

(fs=8kHz, 20kHzLPF + A-weighted)

256fs 84dB

512fs 92dB

1024fs 92dB

Table 12. Relationship between MCKI and S/N of AOUT

ADC, DAC, Programmable Filter のいづれかが動作中（PMADC bit = “1”, PMDAC bit = “1” or PMPFIL bit = “1”） は外部クロック(MCKI, BICK, FCK)を止めてはいけません。これらのクロックが供給されない場合、内部に ダイナミックなロジックを使用しているため、過電流が流れ、動作が異常になる可能性があります。クロッ クを止める場合はパワーダウン状態（PMADC bit = PMDAC bit = PMPFIL bit = “0”）にしてください。

AK4633 DSP or P MCKI BICK FCK SDTO SDTI BCLK FCK SDTI SDTO MCKO 1fs 32fs, 64fs MCLK 256fs, 512fs or 1024fs

■

PMPLL bit =”0”, M/S bit = ”1” とすることで、外部クロックマスタモード(EXT Master Mode)で動作し、MCKI pinからPLLを介さずに直接、ADC, DACにマスタクロックを入力できます。必要なクロックはMCKI (256fs, 512fs or 1024fs) です。MCKIの入力周波数はFS3-0 bitにより選択することが可能です。(Table 11) BICK出力は BCKO1-0 bitにより、32fs or 64fsを選択することができます(Table 14)。FCK bit = “0” としてください。

Mode FS3-2 bits FS1 bit FS0 bit MCKI Input Frequency

Sampling Frequency Range

0 Don’t care 0 0 256fs 7.35kHz  fs  48kHz (default) 1 Don’t care 0 1 1024fs 7.35kHz  fs  13kHz

2 Don’t care 1 0 512fs 7.35kHz  fs  26kHz 3 Don’t care 1 1 256fs 7.35kHz  fs  48kHz

Table 13. EXT Master Mode (PMPLL bit = “0”, M/S bit = “1”) 時のMCKI周波数の設定

EXT Master ModeではオーディオインタフェースフォーマットのMode 0には対応していません。

ADC, DAC, Programmable Filter のいずれかが動作中（PMADC bit = “1”, PMDAC bit = “1” or PMPFIL bit = “1”） はMCKIを止めてはいけません。MCKI が供給されない場合、内部にダイナミックなロジックを使用してい るため、過電流が流れ、動作が異常になる可能性があります。MCKIを止める場合はパワーダウン状態 （PMADC bit = PMDAC bit = PMPFIL bit = “0”）にしてください。

AK4633 DSP or P MCKI BICK FCK SDTO SDTI BCLK FCK SDTI SDTO MCKO 1fs 32fs, 64fs MCLK 256fs, 512fs or 1024fs

Figure 22. EXT Master Mode

Mode BCKO1 BCKO0 BICK出力周波数

0 0 0 N/A (default)

1 0 1 32fs

2 1 0 64fs

3 1 1 N/A

■

4種類のデータフォーマット(Table 15)がDIF1-0 bitで選択できます。全モードともMSBファースト、2’sコンプ リメントのデータフォーマットです。オーディオインタフェースはマスタモードとスレーブモードに対応し ます。マスタモードではFCKとBICKは出力になり、スレーブモードでは入力になります。

Mode 1-3では、SDTOはBICKの ““で出力され、SDTIはBICKの”“でラッチされます。 Mode DIF1 DIF0 SDTO (ADC) SDTI (DAC) BICK Figure

0 0 0 DSP Mode DSP Mode  16fs Table 16

1 0 1 前詰め 後詰め  32fs Figure 23

2 1 0 前詰め 前詰め  32fs Figure 24 (default) 3 1 1 I2S互換 I2S互換  32fs Figure 25

Table 15. Audio Interface Format

Mode 0 (DSP mode)では、BCKP, MSBS bitにより、オーディオI/Fのタイミングを変更することができます。 BCKP bit = “0”の場合、SDTOはBICKの”“で出力され、SDTIはBICKの”“でラッチされます。

BCKP bit = “1”の場合、SDTOはBICKの”“で出力され、SDTIはBICKの”“でラッチされます。 MSBS bitは、SDTO/SDTIのMSBデータの位置をBICKの半周期分シフトすることができます。

MSBS bit BCKP bit Audio Interface Format

0 0 Figure 26 (default)

0 1 Figure 27

1 0 Figure 28

1 1 Figure 29

Table 16. Audio Interface Format in Mode 0

ADCより出力された16bitデータを8bitデータへ変換し保存する場合、16bitデータを単純に切り捨てると、16bit データの “-1” は8bitデータで “-1”に変換されます。この8bitデータの “-1” をDACにて再生するために16bitデ ータに再変換すると “-256” となり大きなノイズになります。8bitデータへ変換する前に、16bitデータにオフ セット（128）を加算することを推奨します。 FCK BICK(32fs) SDTO(o) 0 1 2 8 9 10 12 13 15 0 1 2 8 9 10 12 13 15 0 15 1 14 8 7 6 4 3 2 0 11 14 1 5 14 11 15 BICK(64fs) SDTO(o) 0 1 2 3 14 15 16 17 18 31 0 1 2 3 14 15 16 17 18 31 0 1 3 13 3 15 14 13 7 6 5 4 3 2 1 0 15

FCK BICK(32fs) SDTO(o) 0 1 2 8 9 10 12 13 15 0 1 2 8 9 10 12 13 15 0 15 1 14 8 7 6 4 3 2 0 11 14 1 5 14 11 15 13 BICK(64fs) SDTO(o) 0 1 2 3 14 15 17 18 31 0 1 2 14 4 14 15 17 18 31 0 15 1 14 0 15 SDTI(i) 15:MSB, 0:LSB Data 1/fs Don’t Care 2 1 13 Don’t Care 16 3 16 13 15 14 13 2 1 0 15

SDTI(I) 15 14 8 7 6 5 4 3 2 1 0 _{Don’t Care} 15

Figure 24. Mode 2 Timing

FCK BICK(32fs) SDTO(o) 0 1 2 4 9 10 12 13 15 0 1 2 4 9 10 12 13 15 0 1 15 13 7 7 5 4 3 1 11 14 2 6 0 14 11 13 BICK(64fs) SDTO(o) 0 1 2 3 14 15 17 18 31 0 1 2 4 14 15 17 18 31 0 1 15 0 SDTI(i) 15:MSB, 0:LSB Data 1/fs Don’t Care 2 1 14 Don’t Care 16 3 16 13 15 14 2 1 0 14 3 3 4 SDTI(i) 15 14 13 7 6 5 4 3 2 1 0

FCK BICK(16fs) SDTO(o) 15 0 1 8 8 9 11 12 14 15 0 1 8 8 9 11 12 14 15 0 0 15 8 8 7 5 4 3 1 10 13 2 6 0 15 8 8 7 6 5 4 3 2 1 13 10 0 2 14 14 2 0 15 14 8 7 6 5 4 3 2 1 0 15 14 8 7 6 5 4 3 2 1 0 SDTI(i) BICK(32fs) SDTO(o) 15 0 1 8 14 15 17 18 30 31 0 1 8 8 9 11 12 30 31 0 15 8 2 1 16 29 0 15 8 2 1 0 13 10 15:MSB, 0:LSB 1/fs 2 14 14 2 15 14 2 1 0 15 14 8 2 1 0 SDTI(i) 1/fs

Don’t Care Don’t Care

Figure 26. Mode 0 Timing (BCKP bit= “0”, MSBS bit= “0”)

FCK BICK(16fs) SDTO(o) 15 0 1 8 8 9 11 12 14 15 0 1 8 8 9 11 12 14 15 0 0 15 8 8 7 5 4 3 1 10 13 2 6 0 15 8 8 7 6 5 4 3 2 1 13 10 0 2 14 14 2 0 15 14 8 7 6 5 4 3 2 1 0 15 14 8 7 6 5 4 3 2 1 0 SDTI(i) BICK(32fs) SDTO(o) 15 0 1 8 14 15 17 18 30 31 0 1 8 8 9 11 12 30 31 0 15 8 2 1 16 29 0 15 8 2 1 0 13 10 15:MSB, 0:LSB 1/fs 2 14 14 2 15 14 2 1 0 15 14 8 2 1 0 SDTI(i) 1/fs

Don’t Care Don’t Care

FCK BICK(16fs) SDTO(o) 15 0 1 8 8 9 11 12 14 15 0 1 8 8 9 11 12 14 15 0 0 15 8 8 7 5 4 3 1 10 13 2 6 0 15 8 8 7 6 5 4 3 2 1 13 10 0 2 14 14 2 0 15 14 8 7 6 5 4 3 2 1 0 15 14 8 7 6 5 4 3 2 1 0 SDTI(i) BICK(32fs) SDTO(o) 15 0 1 8 14 15 17 18 30 31 0 1 8 8 9 11 12 30 31 0 15 8 2 1 16 29 0 15 8 2 1 0 13 10 15:MSB, 0:LSB 1/fs 2 14 14 2 15 14 2 1 0 15 14 8 2 1 0 SDTI(i) 1/fs

Don’t Care Don’t Care

Figure 28. Mode 0 Timing (BCKP bit= “0”, MSBS bit= “1”)

FCK BICK(16fs) SDTO(o) 15 0 1 8 8 9 11 12 14 15 0 1 8 8 9 11 12 14 15 0 0 15 8 8 7 5 4 3 1 10 13 2 6 0 15 8 8 7 6 5 4 3 2 1 13 10 0 2 14 14 2 0 15 14 8 7 6 5 4 3 2 1 0 15 14 8 7 6 5 4 3 2 1 0 SDTI(i) BICK(32fs) SDTO(o) 15 0 1 8 14 15 17 18 30 31 0 1 8 8 9 11 12 30 31 0 15 8 2 1 16 29 0 15 8 2 1 0 13 10 15:MSB, 0:LSB 1/fs 2 14 14 2 15 14 2 1 0 15 14 8 2 1 0 SDTI(i) 1/fs

Don’t Care Don’t Care

■

電源立ち上げ時には、PDN pinに一度 “L”を入力してリセットを行って下さい。リセットが行われると、 AK4633の内部レジスタは全て初期値になります。

PMADC bitを “0”  “1”に変更することで、ADCの初期化サイクルが開始されます。初期化サイクルはADRST bit で設定されます(Table 17)。 初期化サイクル中、ADC出力データは2’sコンプリメントの “0”です。初期化 サイクル終了後、ADCの出力はアナログ入力信号に相当するデータにセトリングします。DACにはこの初期 化サイクルはありません。 (Note)マイクロフォン等使用する条件やHPFのカットオフ周波数に依存してADCの初期のデータにオフセッ トが発生します。オフセットが問題となる場合は、ADRST bit=“0”としてADCの初期化時間を長くする、 もしくは初期のADCの出力データを使用しないでください。 Init Cycle

ADRST bit Cycle fs = 8kHz fs = 16kHz fs = 48kHz

0 1059/fs 132.4ms 66.2ms 22.1ms 1 291/fs 36.4ms 18.2ms 6.1ms Table 17. ADC初期化サイクル

■

MGAIN2 bit MGAIN1 bit MGAIN0 bit Input Gain

0 0 0 0dB 0 0 1 +20dB (default) 0 1 0 +26dB 0 1 1 +32dB 1 0 0 +6dB 1 0 1 +10dB 1 1 0 +14dB 1 1 1 +17dB

■

MPI pinからマイク用の電源を供給することができます。出力電圧は0.8 x AVDD (typ)に比例し、負荷抵抗は、 min. 2kです。MPI pinにコンデンサは接続しないで下さい。

MIC pin MPI pin AK4633 MIC-Amp  2k HPF A/D MIC-Power mp BICK pin LRCK pin STDO pin Audio I/F

Figure 30. MIC Block Circuit

■

MDIF bit = “1” とすると マイク入力 は差動入力となります。 MICP pin と MICN pin が入力ピンとなります。このとき、 MICN pin は BEEP 入力として使用できません。MDIF bit = “1” とする時は、必ず、PMBP bit = BEEPA bit = BEEPS bit = “0” としてください。 MICP pin MICNpin MPI pin AK4633 MIC-Amp 1k 1k HPF A/D MIC-Power mp BICK pin LRCK pin STDO pin Audio I/F

■

ディジタルブロックはFigure 32に示すブロックで構成されます。ADCPF bit , PFDAC bit および PFSDO bit を設定する ことで各種の信号処理を録音、再生パスに選択できます(Figure 32~ Figure 35 , Table 19)。

DAC 1st Order HPF ADC ALC (Volume) DATT SMUTE SDTI ADCPF bit “1” “0” 2 Band EQ 1st Order HPF PFDAC bit “1” “0” PFSDO bit “0” “1” SDTO HPF bit EQ2-1 bits HPFAD bit PMPFIL bit PMDAC bit PMADC bit

(1) ADC: “フィルタ特性” 欄で示す ADC用の Digital Filter(LPF) を含みます。 (2) DAC: “フィルタ特性” 欄で示す DAC 用の Digital Filter(LPF) を含みます。

(3) HPF: High Pass Filter. 風切り音フィルタとして使用可能です。 (“Programmable Filter” 参照) (4) EQ: Equalizer またはノッチフィルタ として使用できます。(“Programmable Filter” 参照)

(5) Volume: ALC機能内蔵のディジタルボリューム(“ディジタルボリューム” および “ALC” の説明を参照) (6) DATT: 再生パス用の 4段のディジタルボリュームです。(“出力ディジタルボリューム2” の説明を参照) (7) SMUTE: ソフトミュート。

モード ADCPF bit PFDAC bit PFSDO bit Figure

録音メインモード 1 0 1 Figure 33

再生メインモード 0 1 0 Figure 34

Loop Back Mode 1 1 1 Figure 35

Table 19. 録音再生モード DAC 2nd Order HPF ADC 2 Band EQ (Volume) ALC DATT SMUTE

Figure 33. ADCPF bit = “1”, PFDAC bit = “0”, PFSDO bit = “1” のときのパス (default)

DAC

1st Order HPF ADC

DATT

SMUTE _(Volume) ALC 2 Band _EQ 1st Order _HPF Figure 34. ADCPF bit = “0”, PFDAC bit = “1”, PFSDO bit = “0” のときのパス

DAC 2nd Order HPF ADC 2 Band EQ (Volume) ALC DATT SMUTE

■

Figure 32に示すようにAK4633 は録音パスおよび再生パスに1次の HPF を2段と 2バンドの Equalizer を内蔵します。

(1) High Pass Filter(HPF)

通常、風切り音用の HPF として使用します。1次のHPF が2段で構成されます。 係数を F1A13-0 bits および F1B13-0 bits により設定します。この係数は 2つの HPF に対し共通です。ADC 専用の HPF は HPFAD bit により、2nd EQ 直前 の HPF はHPF bit により ON/OFF することが可能です。 HPF がOFF の場合、オーディオデータが0dB でスルーされま す。 係数の設定は、HPFAD bit = HPF bit = “0” または PMADC bit = PMPFIL bit = “0” のとき行ってください。係数 を書き換え後、(HPFAD bit および PMADC bit) または (HPF bit および PMPFIL bit ) に “1” を書き込むと、3/fs(max) 経過後、HPF が動作を開始します。係数設定してから、 HPFAD bit, HPF bit, PMADC bit, PMPFIL bit に “1”設定す る間に待ち時間は必要ありません。

fs: サンプリング周波数 fc: カットオフ周波数 レジスタ設定(Note 29)

HPF: F1A[13:0] bits =A, F1B[13:0] bits =B (MSB=F1A13, F1B13; LSB=F1A0, F1B0) A = 1 1 + tan (fc/fs) B = 1 tan (fc/fs) 1 + tan (fc/fs) , ただし、カットオフ周波数は以下の範囲内で設定してください。 fc/fs 0.0001 (fc min = 1.6Hz at 16kHz) (2) 2 バンドの Equalizer

2 バンドの Equalizer として使用することや、ノッチフィルタとして使用することが可能です。 2バンドの Equalizer (EQ1 と EQ2)を独立に EQ1 bit および EQ2 bit で ON/OFF することが可能です。Equalizer がOFF の場合、オーディオデータ が0dB でスルーされます。 また、EQ1 の係数を E1A15-0 bits, E1B15-0 bits, E1C15-0 bits で、EQ2 の係数を E2A15-0 bits, E2B15-0 bits, E2C15-0 bits で設定します。EQ1 の係数の設定は、EQ1 bit = “0” または PMPFIL bit = “0” のとき、 EQ2 の係数の設定は、EQ2 bit = “0” または PMPFIL bit = “0” のとき行ってください。係数を書き換え後、(EQ1 bit お よび PMPFIL bit) または (EQ2 bit および PMPFIL bit ) に “1” を書き込むと、3/fs(max) 経過後、Equalizer が動作を 開始します。係数設定してから、 EQ1 bit, EQ2 bit, PMPFIL bit に “1” 設定する間に待ち時間は必要ありません。

fs: サンプリング周波数 fo: 中心周波数

fb: 中心周波数からのゲイン差が 3dB の 帯域幅 K : ゲイン ( -1  K 3 )

レジスタ設定(Note 29)

EQ1: E1A[15:0] bits =A, E1B[15:0] bits =B, E1C[15:0] bits =C EQ2: E2A[15:0] bits =A, E2B[15:0] bits =B, E2C[15:0] bits =C

Ｋ のゲインを “-１” に設定したとき、Equalizer はノッチフィルタとなります。ノッチフィルタとして使用するとき、2バンドの 中心周波数が近い場合、実際のノッチフィルタの中心周波数が上記の計算式からずれを生じます。ずれは中心周波 数が、お互いの中心周波数に近づく方向に発生します。上記計算式の中心周波数を遠ざかる方向に設定することで ずれを調整することが可能です。評価ボードに添付されるコントロールソフトに周波数特性確認機能があります。2バン ドの中心周波数が近い場合は、この周波数特性確認機能で周波数特性の確認を行ってください。 例） fs=44.1kHz, 2 バンドのノッチフィルタの中心周波数が 6000Hz と 6500kHz、バンド幅 200Hz のとき fo=6000Hz, fo=6500Hz で上記計算式にて得られた係数を設定した場合の実際の中心周波数 : 6017Hz と6476Hz fo=5984Hz, fo=6522Hz で上記計算式にて得られた係数を設定した場合の実際の中心周波数 : 6000Hz と6500Hz Note 29. [上式により算出されたフィルタ係数を実数から2進数(2の補数)へ変換する手順] X=(上式により算出された実数のフィルタ係数) x 213 このXの小数点以下を四捨五入した整数値を2進数(2の補数)に変換して下さい。 各フィルタ係数設定レジスタのMSBは符号ビットです。

■

ADCPF bit = “1” かつ ALC1 bit = “0”のとき、ALC ブロックは入力用のディジタルボリューム(マニュアルモード)になり ます。ディジタルボリュームのゲイン量はIVOL7-0 bits で設定します。 Table 20にゲイン量を示します。ボリューム 変更時、ゼロクロス検出動作を行います。ゼロクロスタイムアウト時間はZTM1-0 bits で設定することがで きます。

IVOL7-0bits GAIN(0dB) Step

F1H +36.0 0.375dB F0H +35.625 EFH +35.25 : : 92H +0.375 91H 0.0 (default) 90H -0.375 : : 2H -53.625 1H -54.0 0H MUTE Table 20. 入力ディジタルボリュームの設定値 IVOL7-0 bits の書き込みを続けて行う場合は、ゼロクロスタイムアウト時間以上の間隔をあけて行って下さ い。所定の間隔をあけないで書き込みを行うと、ゼロクロスカウンタが毎回リセットされボリュームが切り 替わりません。ただし、書き込むレジスタ値が前回と同じ値の場合は書き込みが無視され、ゼロクロスカウ ンタはリセットされないので、ゼロクロスタイムアウト時間より短い間隔で書き込みを行うことができま す。

■

ADCPF bit = “0” かつALC2 bit = “0”のとき、ALC ブロックは出力用ディジタルボリューム(マニュアルモード)になりま す。出力ディジタルボリュームのゲイン量はOVOL7-0 bits で設定します。ゲイン量を Table 21 に示します。ボリュー ム変更時、ゼロクロス検出動作を行います。ゼロクロスタイムアウト時間はZTM1-0 bits で設定することが できます。

OVOL7-0bits GAIN(0dB) Step

F1H +36.0 0.375dB F0H +35.625 EFH +35.25 : : 92H +0.375 91H 0.0 (default) 90H -0.375 : : 2H -53.625 1H -54.0 0H MUTE Table 21. 出力ディジタルボリュームの設定値 OVOL7-0 bits の書き込みを続けて行う場合は、ゼロクロスタイムアウト時間以上の間隔をあけて行って下さ い。所定の間隔をあけないで書き込みを行うと、ゼロクロスカウンタが毎回リセットされボリュームが切り 替わりません。ただし、書き込むレジスタ値が前回と同じ値の場合は書き込みが無視され、ゼロクロスカウ ンタはリセットされないので、ゼロクロスタイムアウト時間より短い間隔で書き込みを行うことができま す。

■

OVOL7-0 bits で設定できるボリューム以外に出力用に 4段のボリュームを内蔵します。 DATT1-0 bits によりボリューム 値を設定します。設定値をTable 22に示します。

DATT1-0bits GAIN(0dB) Step

0H 0.0 6.0dB (default) 1H -6.0 2H -12.0 3H -18.1 Table 22. 出力ディジタルボリューム2の設定値

■

ALCブロックにより、ALC動作が行われます。ADCPF bit = “1” のとき録音パスに対して、ADCPF bit = “0” のとき再生 パスに対して、ALC 動作が行われます。ALC1 bit で録音パスの ALC動作の ON/OFFを、ALC2 bit で再生パスの ALC動作の ON/OFFをコントロールします。

1. ALCリミッタ動作

ALCリミッタ動作では出力レベルが ALCリミッタ検出設定レベル(Table 23)を越えた場合、LMAT1-0 bitで設定した値

(Table 24)だけ、VOL値を自動的に減衰させます。

ZELMN bit = “0”(ゼロクロス検出有効)のとき、ALCリミッタ動作により VOL値が変更されるのはゼロクロス するかゼロクロスタイムアウトしたときです。ゼロクロスタイムアウト時間はALCリカバリのゼロクロスタ イムアウト時間と共通で ZTM1-0 bitにて設定できます(Table 25)。

ZELMN bit = “1”(ゼロクロス検出無効)のとき、ALCリミッタ動作により VOL値は瞬時(周期: 1/fs)に変更され ます。リミッタ動作の減衰量はLMAT1-0 bitの設定にかかわらず 1 step固定です。

減衰動作終了後でもALC bitを “0”にしない限り、再び出力レベルがALCリミッタ検出レベルを越えれば、この減衰動 作は繰り返されます。

LMTH1 LMTH0 ALCリミッタ検出レベル ALCリカバリ待機カウンタリセットレベル 0 0 ALC Output 2.5dBFS 2.5dBFS > ALC Output 4.1dBFS

0 1 ALC Output 4.1dBFS 4.1dBFS > ALC Output 6.0dBFS (default) 1 0 ALC Output 6.0dBFS 6.0dBFS > ALC Output 8.5dBFS

1 1 ALC Output 8.5dBFS 8.5dBFS > ALC Output 12dBFS Table 23. ALC リミッタ検出レベル／リカバリ待機カウンタリセットレベル LMAT1 LMAT0 ALC1 リミッタATTステップ ALC1 Output  LMTH ALC1 Output  FS ALC1 Output  FS + 6dB ALC1 Output  FS + 12dB 0 0 1 1 1 1 (default) 0 1 2 2 2 2 1 0 2 4 4 8 1 1 1 2 4 8

Table 24. ALC リミッタATTステップの設定

ZTM1 ZTM0 ゼロクロスタイムアウト時間 8kHz 16kHz 44.1kHz 0 0 128/fs 16ms 8ms 2.9ms (default) 0 1 256/fs 32ms 16ms 5.8ms 1 0 512/fs 64ms 32ms 11.6ms 1 1 1024/fs 128ms 64ms 23.2ms Table 25. ALCゼロクロスタイムアウト時間の設定

2. ALCリカバリ動作

ALCリカバリ動作は、WTM1-0で設定された時間(Table 26)待機を行い、この間、出力信号がALCリカバリ待 機カウンタリセットレベル(Table 23)を越すことがなければALCリカバリ動作を行います。このALCリカバリ 動作は設定された基準レベル(Table 28, Table 29) までZTM1-0で設定した時間(Table 25)でゼロクロス検出動作 を行いながら、RGAIN1-0 bitで設定した値(Table 27)だけ VOL値を自動的に増加させます。このALCリカバリ 動作はWTM1-0で設定した周期で行われます。

例えば、現在のVOL値が30Hの場合、RGAIN1-0 bit = “01”(2 steps)に設定しておくと、ALCリカバリ動作によ ってVOL値は32Hに変更され、0.75dB(0.375dB x 2)増加されます。VOL値が基準レベル (IREF7-0 or OREF5-0) に達した場合、VOL値の増加は行いません。 また、ALCリカバリ待機中に (リカバリ待機カウンタリセットレベル)  Output Signal < (リミッタ検出レベル) となっている場合、待機タイマはリセットされます。そのため、 (リカバリ待機カウンタリセットレベル) > Output Signal となった時から、待機時間のカウントが開始されます。 また、ALC動作はインパルス性のノイズにも対応したALCになっています。インパルス性のノイズが入力さ れた場合、通常のリカバリ動作よりも早いサイクルでリカバリ動作(ファーストリカバリ動作)を行います。 例えば、マイクロフォンに瞬間的に大きな音が入力された場合、この動作により大きな音に埋もれた小信号 を改善することができます。ファーストリカバリ動作の速さは、RFST1-0 bits により設定します(Table 30)。 WTM1 WTM0 ALCリカバリ周期 8kHz 16kHz 44.1kHz 0 0 128/fs 16ms 8ms 2.9ms (default) 0 1 256/fs 32ms 16ms 5.8ms 1 0 512/fs 64ms 32ms 11.6ms 1 1 1024/fs 128ms 64ms 23.2ms Table 26. ALCリカバリ待機時間の設定 RGAIN1 RGAIN0 GAIN STEP

0 0 1 0.375dB (default)

0 1 2 0.750dB

1 0 3 1.125dB

1 1 4 1.500dB

IREF7-0bits GAIN(0dB) Step F1H +36.0 0.375dB F0H +35.625 EFH +35.25 : : C5H +19.5 (default) : : 92H +0.375 91H 0.0 90H -0.375 : : 2H -53.625 1H -54.0 0H MUTE Table 28. 録音パス時のALCリカバリ動作時の基準値設定

OREF5-0bits GAIN(0dB) Step

3CH +36.0 1.5dB 3BH +34.5 3AH +33.0 : : 28H +6.0 (default) : : 25H +1.5 24H 0.0 23H -1.5 : : 2H -51.0 1H -52.5 0H -54.0 Table 29. 再生パス時のALCリカバリ動作時の基準値設定 RFST1 bit RFST0 bit リカバリ速度 0 0 4倍 (default) 0 1 8倍 1 0 16倍 1 1 N/A Table 30. ファーストリカバリ速度設定

3. ALC 動作時のボリューム値

ALC 動作時の現在のボリューム値が VOL7-0 bits に反映されます。VOL7-0 bits をリードすることにより現在の ボリュー ム値を確認することが可能です。 VOL7-0bits GAIN(0dB) 0EH +36.0 0FH +35.625 10H +35.25 : : 3AH +19.5 : : 6DH +0.375 6EH 0.0 6FH -0.375 : : FDH -53.625 FEH -54.0 FFH MUTE

Table 31. VOL7-0 bits の設定値

4. 録音時のALC動作設定手順例

Table 32に録音パスの場合のALC設定例を示します。

Register Name Comment fs=8kHz fs=16kHz

Data Operation Data Operation LMTH Limiter detection Level 01 4.1dBFS 01 4.1dBFS ZELM Limiter zero crossing detection 0 Enable 0 Enable ZTM1-0 Zero crossing timeout period 00 16ms 01 16ms WTM1-0

Recovery waiting period

*WTM1-0 bits should be the same data as ZTM1-0 bits

00 16ms 01 16ms

IREF7-0 Maximum gain at recovery operation C5H 19.5dB C5H 19.5dB

IVOL7-0 Gain of IVOL C5H 19.5dB C5H 19.5dB

LMAT1-0 Limiter ATT step 11 1/2/4/8 step 11 1/2/4/8 step RGAIN1-0 Recovery GAIN step 00 1 step 00 1 step

ALC ALC enable 1 Enable 1 Enable

FRSL1-0 Speed of Fast Recovery 00 4 times 00 4times Table 32. ALC設定例(録音パス)

5. 再生時のALC動作設定手順例

Table 33に再生パスの場合のALC設定例を示します。

Register Name Comment fs=8kHz fs=16kHz

Data Operation Data Operation LMTH Limiter detection Level 01 4.1dBFS 01 4.1dBFS ZELM Limiter zero crossing detection 0 Enable 0 Enable ZTM1-0 Zero crossing timeout period 00 16ms 01 16ms WTM1-0

Recovery waiting period

*WTM1-0 bits should be the same data as ZTM1-0 bits

00 16ms 01 16ms

OREF5-0 Maximum gain at recovery operation 28 +6dB 28 +6dB

OVOL7-0 Gain of IVOL 91 0dB 91 0dB

LMAT1-0 Limiter ATT step 11 1/2/4/8 step 11 1/2/4/8 step RGAIN1-0 Recovery GAIN step 00 1 step 00 1 step

ALC ALC enable 1 Enable 1 Enable

FRSL1-0 Speed of Fast Recovery 00 4 times 00 4 times Table 33. ALC設定例(再生パス)