トップPDF J153 e IEICE 2010 7 最近の更新履歴 Hideo Fujiwara J153 e IEICE 2010 7

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5. Experimental Results In this section, we show experimental results for evaluat- ing our RTL path mapping method by mapping RTL paths and RTL false paths identified with the method proposed in [7]. We used three RTL benchmark circuits, LWF, Tseng and Paulin and an industrial circuit, MPEG. In these exper- iments, we used only the datapath part of each circuit and tried to map all the paths in the datapath. Table 1 shows the circuit characteristics of the circuits. Columns “#bit”, “#PI”, “#PO” and “#reg” show the bit width, the number of primary inputs, that of primary outputs and that of regis- ters, respectively. Sub columns “MIP-LS” and “Arbitrary” under “Area (#gates)” show the circuit area synthesized by MIP-LS [7] and that without restriction, respectively. From the area comparison, we confirmed that our method elim- inates the impact on logic synthesis results. In these ex- periments, we used Synopsys DesignCompiler to perform logic synthesis, Synopsys TetraMax to generate test patterns for gate level circuits synthesized with “Arbitrary”, Cadence Encounter Test and Diagnostics as a fault diagnostic engine, Synopsys Formality to perform equivalence checking and Synopsys PrimeTime to enumerate the gate level paths on Sun Microsystems Sun Fire X4100 (Opteron 256 (3 GHz), 16 GB memories).
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J89 j IEICE 2001 2 最近の更新履歴  Hideo Fujiwara J89 j IEICE 2001 2

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と定義する. クラスタヘッド に 選択されたノード は ,クラスタ内 及び クラスタ間 接続関係等情報 維持管理といっ た負荷を伴う.また,アプ リケーションレベルでは,ク ラスタヘッド 間論理リン クからなるクラスタヘッド アーキテクチャを考え る.し たが って ,クラスタ数が 少ないと クラスタヘッド アーキテクチャネット ワー クサイズが 小さくなるため ,ネット ワーク全体へ流れ

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J90 j IEICE 2001 5 最近の更新履歴  Hideo Fujiwara J90 j IEICE 2001 5

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あらまし 本論文では,階層テスト生成が容易なデータパス性質として固定制御可検査性を新しく定義し, それに基づくレジスタ転送レベル回路テスト容易化設計法を提案する.提案手法では,組合せテスト生成法を 用いた階層テスト生成及び非スキャン設計に基づいているため,テスト生成時間及びテスト実行時間を完全ス キャン設計法に比べて大幅に短縮でき,実動作速度でテスト( at-speed test)が可能で,完全故障検出効率を
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J88 j IEICE 2001 1 最近の更新履歴  Hideo Fujiwara J88 j IEICE 2001 1

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本論文では, test per clock 方式 BIST で高い故 障検出率を達成できるデータパステスト容易化設計 法を提案する.実際データパスで用いられるほとん どの組合せ回路要素(加算器,減算器,乗算器,シフ タ,マルチプレクサなど)に対しては,ランダムパター ンをテストパターンとして用いることにより,縮退故 障に対しては高い故障検出率が得られる [7] .比較器に ついては,ランダムパターンでは高い故障検出率を得 るが困難だが,制御点,観測点を付加することによ り,ランダムパターンで高い故障検出率を得ることが できる [7] .このことから,データパス中各組合せ回 路要素 M に対して,以下 2 条件が成り立てば, M にランダムパターンを用いてテストを実行することに より,データパス全体で高い故障検出率を得られる. ( 1 ) M 各入力端子まで入力端子ごとに異なる テストパターン生成器で生成したランダムパターンを 伝搬可能.
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J87 j IEICE 2001 1 最近の更新履歴  Hideo Fujiwara J87 j IEICE 2001 1

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col i := col Pi ; 図 2 プロトコル HPP (プロセス i) Fig. 2 Protocol HPP for process i. ず,各プ ロセ ス i は その ため 作業用 変数 w i , r i を もっている.自己安定プ ロトコルでは ,初期状況に 仮 定をおかないため ,初期状況において ,作業用変数 値がど プ ロセ ス 入 力 変数 val 値と も 一致し な いことや ,あるプ ロセ ス入力変数値がど プ ロセ ス作業変数値とも一致し ない可能性がある.そこ で 本プ ロト コルでは ,作業用変数値を並べ換え るこ とにより,ヒープ 順序を実現し た後,ネット ワーク全 体に リセット をかけ,各プ ロセス i 入力変数 in i 値を作業用変数にコピ ーし ,再び 作業用変数に対し て ヒープ 順序構成を繰り返す.ヒープ 順序付き木が 構 成され ると ,各プ ロセ ス i は 作業用変数値を出力変 数 out i にコピ ーする.リセット,ヒープ 順序付き木構 成は 繰り返し 実行され るが ,入力変数値は 変化し な いので , 2 回目以降では 同じ ヒープ 順序付き木が 構成 され る.し たが って ,各プ ロセ ス i は out i に 同じ 値 を書き込むことになり, out i 値は 変化し なくなる.
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J91 j IEICE 2001 5 最近の更新履歴  Hideo Fujiwara J91 j IEICE 2001 5

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昭 44 阪大・工・電子卒.昭 46 同大大 学院博士後期課程了.阪大工学部助手,明 治大理工学部教授を経て,現在,奈良先端 科学技 術大学院大学情報科 学研究科教授. 昭 56 ウォータールー大客員助教授.昭 59 マッギル大客員準教授.論理設計,高信頼 設 計 ,設 計 自 動化 ,テ ス ト容 易 化 設計 ,テ ス ト生 成 ,並 列処 理,計算複雑度に関する研[r]

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J96 j IEICE 2002 6 最近の更新履歴  Hideo Fujiwara J96 j IEICE 2002 6

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5. 実 験 結 果 この章では ,提案手法実験結果を示し ,提案手法 と井筒ら手法 [2] を比較する. 実験に 使用し たレジ スタ転送レ ベルベンチマーク回 路は , Tseng 及び Paulin と 3rd Lattice Wave Filter ( LWF )である.なお,井筒ら手法では Tseng で 適用結果について 示され ていないため ,比較について は Paulin と LWF で行う.表 2 にそれらベンチマー ク回路特性を示す: #PI,#PO,#Reg,#MUX,#OP は それ ぞ れ PI 数 , PO 数 ,レ ジ ス タ 数 ,マル チプ レ クサ数,演算モジ ュール 数を表す.回路面積単位 は gate equivalent で ,論理合成ツール とし て Auto-
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J106 j IEICE 2003 9 最近の更新履歴  Hideo Fujiwara J106 j IEICE 2003 9

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るため十分条件を示し たが ,この十分条件で故障 検出率を実験的に 評価する.実験には ,ワークステー ションとし て Sun Blade 1000 を用い,テ スト 生成に は TestGen ( Synopsys )を 用いた .対象と す る 回 路 は , DP4 及び ISB-RISC である. DP4 は四つベン チマーク回路 Tseng , 4thIIR , LWF , JWF を図 6 ように 接続し た回路を, ISB-RISC は RISC デ ータ パス部を ,それぞれ 核回路が 内部切換平衡構造となる

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J93 j IEICE 2002 2 最近の更新履歴  Hideo Fujiwara J93 j IEICE 2002 2

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A DFT Method for Core-Based Systems-on-a-Chip Based on Consecutive Testability Tomokazu YONEDA † and Hideo FUJIWARA † あらまし コアベー スシ ステムオンチップ( SoC)が可検査であるためには,それを構成するコア自身が可検 査( 高品質テ スト 系列が 提供され る )であり,かつ SoC 外部から内部各コアへテストアクセスが可能で ある必要が ある.更に ,このテストアクセス方式によりコア間信号線も可検査である必要が ある. SoC では縮 退故障など ような論理故障のみならず,遅延故障など ようなタ イミング 故障テ スト も重要となる.そのた めには ,コアに 実動作速度( at-speed)で任意テストパターンを連続して印加でき,その応答を連続して観測 できる必要が ある.本論文では ,このようなテストアクセスを可能とする性質とし て,コアに 対し て連続透明性, SoC に対して連続可検査性なる新しい概念を提案し ,連続可検査な SoC を実現するためテスト容易化設計法 を示す.
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J82 j IEICE 2000 9 最近の更新履歴  Hideo Fujiwara J82 j IEICE 2000 9

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もつ )ような順序回路クラスを提案する.更に ,一般順序回路から 最大展開モデルが 存在する無閉路順序回 路に 変更する部分スキャン 設計法について ,スキャン ハード ウェアオーバヘッド を最小にするスキャンレジ スタ 選択問題を 定式化し ,その問題を解くヒューリステ ィ ックアルゴ リズムを提案する.これ により,部分スキャン 設計に おけ るスキャン ハード ウェアオーバヘッド は ,ホールド レジ スタを 含まない順序回路に 比べ小さく実現可
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J71 j IEICE 1999 2 最近の更新履歴  Hideo Fujiwara J71 j IEICE 1999 2

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3. 6 設計目標縮小 設計目標変更回数が 制限回数を超えた場合に 設計 目標を縮小する.ここでは ,既に 抽出され た設計目標 から ,最小個要素を削除し て実現可能な割当て情報 を得ることを目標とする.まず,最初に 抽出され た設 計目標に 対し ,以下で 述べる縮小を行い割当て情報を 得る.ここで ,縮小とは ,設計目標に 属するある共有 集合から 要素を一つ削除することである.得られた割 当て情報に 対し 合成を行い,合成結果が リソース数見 積りを 達成できなか った場合,更に 次に 抽出され た設 計目標に 対し て縮小を試みる.これを ,リソース数見 積りを 達成するまで 繰り返す.リソース数見積りが 達 成できない場合は ,既に 縮小され た割当て情報を更に 縮小する.割当て情報が 空集合となるまで 縮小されれ ば ,見積もられた リソース数で 合成できるので ,必ず リソース数見積り内で合成が 行え る.
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J72 j IEICE 1999 2 最近の更新履歴  Hideo Fujiwara J72 j IEICE 1999 2

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キーワード 分散アルゴ リズム,移動通信,放送,前後関係 1. ま え が き 小型計算機高性能化と無線通信技術進歩によっ て ,移動計算機が 無線通信を利用し てネット ワークに 接続す るこ とが 可能に なった .分散移動シ ステ ムは , 固定ネット ワー クに 移動計 算機( mobile host, MH ) を付加し たシ ステムである. MH は 計算実行中に移 動することができ,無線機能をもつ固定計算機と無線 通信が 可能である.無線機能をもつ固定計算機を特に 移動支援局( mobile support station, MSS )と呼び , 各 MSS 地理的,あ るいは ,論理的な 無線通信可能 領域を その MSS セル と 呼ぶ .あ る MSS セル 内 に 存在する MH が 別 MSS セルに 移動すると ,移 動元 MSS と MH と無線通信チャネルが 切断 され ,移動先 MSS と MH と間に 無線通信チャネ ルが 開かれ る.この移動し た MH 無線通信チャネル 切換動作を MH ハンド オフと 呼ぶ.また ,移動元 MSS から 移動先 MSS へ MH が ハンド オフされ るともい う.
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J73 j IEICE 1999 4 最近の更新履歴  Hideo Fujiwara J73 j IEICE 1999 4

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を同期周期,通信命令実行時間を表す L , g という二 つ パラ メータに より 表すこ とが 可能に なって いる . また同期機構を仮定することに より,非常に 緩い同期 処理に対応可能なモデルである. BSP ∗ モデルでは , 通信パケット サ イズを 表すパラ メータ B を 導入する ことにより,より実際に 即し たアルゴ リズム計算量

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J172 e 2017 9 IEICE 最近の更新履歴  Hideo Fujiwara J172 e 2017 9 IEICE

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key words: design-for-testability, scan design, generalized feedback/feed- forward shift registers, security, scan-based side-channel attack 1. Introduction Scan design is a powerful design-for-testability (DFT) tech- nique that warrants high controllability and observability over a chip and yields high fault coverage [1]. However, this also accommodates reverse engineering, which contradicts security. There is a demand to protect secrete data from side- channel attacks and other hacking schemes. Hence, it is im- portant to find an efficient DFT approach that satisfies both security and testability. Various approaches to secure scan design have been reported [2]. We reported a secure and testable scan design approach by using extended shift regis- ters called “SR-equivalents” that are functionally equivalent but not structurally equivalent to shift registers [3], [4]. In [4], we considered a scan-based side-channel attack with re- set called differential-behavior attack and proposed several classes of SR-equivalent scan circuits using dummy flip- flops in order to protect the scan-based differential behav- ior attack. In [3], [4], linear structured circuits were con- sidered. We then expanded them into non-linear structured circuits and introduced two classes of generalized shift reg- isters (GSRs, for short) which are generalized feed-forward shift registers (GF 2 SRs, for short) [5], [6] and generalized feedback shift registers (GFSRs, for short) [7], to consider their application to secure scan design.
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J79 j IEICE 2000 2 最近の更新履歴  Hideo Fujiwara J79 j IEICE 2000 2

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キーワード 高位合成,部分スキャン 設計,無閉路構造,最小クリーク分割,デ ータパス 1. ま え が き 近年 VLSI 高集積化,大規模化に 伴い,回路 テ スト は ます ま す 重 要で か つ 困 難な 問 題と なって い る [1] .テスト費用を削減するために ,設計初期 段階からテ スト 容易性を考慮することが 必要とされ て いる.抽象度高い動作記述からレジ スタ転送レ ベル ( RTL ) 回路を 合成する高位合成 段階でテ スト 容 易性を考慮することにより,回路面積・性能ととも にテ スト 容易性も含めた最適化及び 設計費用削減が できるものと期待され ている.本論文では ,テスト 容 易性を考慮し た高位合成( テスト 容易化高位合成 ) 一手法とし て,無閉路構造に基づ く部分スキャン 設計 ためデ ータパステ スト 容易化高位合成法を考察 する.
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J120 j IEICE 2005 6 最近の更新履歴  Hideo Fujiwara J120 j IEICE 2005 6

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入力隣接レジスタにデータ転送を行う命令が別レジ スタ値を必要とするかもしれない.すなわち,ある 命令に先行して別命令を実行する必要がある.提案 手法では,選択した複数命令実行順序に関する依 存関係を半順序関係として抽出し,外部入力から入力 隣接レジスタ値を正当化するために必要なすべて 命令選択後に,トポロジカルソートによって半順序 関係を全順序関係に変換することで命令列を生成する. 最後に,出力隣接レジスタに取り込まれた値を外部出 力まで伝搬する命令列を選択する.
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J78 j IEICE 2000 1 最近の更新履歴  Hideo Fujiwara J78 j IEICE 2000 1

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あらまし 共有 メモリマルチプ ロセッサシ ステム,特に ,シ ステム内すべてプ ロセッサが 大域パル スを共 有するフェーズ 内シ ステムに おけ る故障耐性をもつ時計合せプ ロト コルを 考察する.フェーズ 内シ ステムでは , 正常なプ ロセッサは パル ス発生時に 同期し て動 作を 行 う.フェーズ 内シ ステムに おいて ,パル ス発生時にプ ロ セッサが 動作し ないような故障を居眠り故障と呼ぶ.居眠り故障起こるフェーズ内シ ステムに おいて ,同期時 間と呼ばれ るある特定パル ス以上正常に 動作し 続けているすべてプ ロセッサ同士局所時計時刻を一致させ るプ ロト コルを無待機時計合せプ ロト コルと呼ぶ.これ まで ,フェーズ 内シ ステムに おけ る無待機時計合せプ ロ ト コルとし て,同期時間 4n 2 − 3n − 1 プロトコルが提案されていた( n:プロセッサ数) .本論文では ,同期時 間 12n 無待機時計合せプ ロトコルを提案する.また,無待機時計合せプロトコル同期時間下界が n − 1 であることを証明し ,本論文で提案するプ ロト コルが 同期時間に 関し てオーダ 的に 最適であることを示す.
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J77 j IEICE 1999 7 最近の更新履歴  Hideo Fujiwara J77 j IEICE 1999 7

J77 j IEICE 1999 7 最近の更新履歴 Hideo Fujiwara J77 j IEICE 1999 7

がで きる .この静的圧縮方法に ついては 次 3. で 述 べる. 表 2 に 示すテ スト 系 列 T に 着 目す ると ,まだ X 部分が 残っているので ,表 3 に 示すよ うに , X 部分に 対し てランダ ムに 0 又は 1 値を 設定し たテ スト 系列 T ′ を生成する.この T ′ において ,例えば , 時刻 1 から時刻 7 テスト 系列に 着目すると ,テ スト 系列 T 1 , T 2 とは 別テスト 系列であることがわか る. こ テ スト 系列を 無閉 路順 序 回路 S に 対し て 故 障シ
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C221 2010 7 IOLTS 最近の更新履歴  Hideo Fujiwara

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NBTI, which is the dominant transistor aging mechanism in the latest process technology, increases the threshold voltage of a PMOS transistor stressed with negative gate voltages over a couple of decades. In order to improve reliability, other various aging mechanisms as well as NBTI, such as Hot Carrier Injection (HCI), Electro Migration (EM), Stress Migration (SM), and Time Dependent Dielectric Breakdown (TDDB), need to be taken into consideration [1, 6]. HCI, which increases the threshold voltage of an NMOS transistor under a source-drain voltage stress, cause gradual delay degradation like NBTI. EM and SM, which respectively occur due to an excessive current density stress or a structural stress, increase wire resistance, and thus lead to open or short faults. These phenomena cause sudden delay degradation or failure. TDDB, in which continuous stresses to a gate oxide film causes the insulating film breakdown, results in slow delay degradation up to a certain point and sudden delay degradation or a failure as shown in Fig. 1 [7]. However, delay
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J145 e IEICE 2008 7 最近の更新履歴  Hideo Fujiwara J145 e IEICE 2008 7

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T LB = max(T LB 1 , T 2 LB ) (8) 4.3 Schedule Optimization through Rectangle Packing We now introduce the concept of rectangles to represent core tests, then explain a flexible scheduling methodology based on NoC bandwidth sharing, which is inspired by the scheduling algorithm in [25]. The use of rectangles have previously been proposed in [25], [28] for dedicated TAM based scheduling approach. In this paper, the height of a rectangle represents the required NoC bandwidth to ob- tain the test application time represented by the horizontal length. Figure 7 illustrates two pairs of rectangles, each representing the test of Core 6 of p93791 circuit (ITC’02 benchmark [29]) when B max = 2000 Mbps and 800 Mbps,
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