Top PDF J153 e IEICE 2010 7 最近の更新履歴 Hideo Fujiwara J153 e IEICE 2010 7
J153 e IEICE 2010 7 最近の更新履歴 Hideo Fujiwara J153 e IEICE 2010 7
... 5. Experimental Results In this section, we show experimental results for evaluat- ing our RTL path mapping method by mapping RTL paths and RTL false paths identified with the method proposed in [7]. We used three ...
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J89 j IEICE 2001 2 最近の更新履歴 Hideo Fujiwara J89 j IEICE 2001 2
... と定義する． クラスタヘッド に 選択されたノード は ，クラスタ内 及び クラスタ間の 接続関係等の情報の 維持管理といっ た負荷を伴う．また，アプ リケーションレベルでは，ク ラスタヘッド 間の論理リン クからなるクラスタヘッド アーキテクチャを考え る．し たが って ，クラスタ数が 少ないと クラスタヘッド アーキテクチャのネット ワー クサイズが ...
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J90 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J90 j IEICE 2001 5
... あらまし 本論文では，階層テスト生成が容易なデータパスの性質として固定制御可検査性を新しく定義し， それに基づくレジスタ転送レベル回路のテスト容易化設計法を提案する．提案手法では，組合せテスト生成法を 用いた階層テスト生成及び非スキャン設計に基づいているため，テスト生成時間及びテスト実行時間を完全ス キャン設計法に比べて大幅に短縮でき，実動作速度でのテスト（ at-speed ...
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J88 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J88 j IEICE 2001 1
... 本論文では， test per clock 方式の BIST で高い故 障検出率を達成できるデータパスのテスト容易化設計 法を提案する．実際のデータパスで用いられるほとん どの組合せ回路要素（加算器，減算器，乗算器，シフ タ，マルチプレクサなど）に対しては，ランダムパター ンをテストパターンとして用いることにより，縮退故 障に対しては高い故障検出率が得られる [7] ．比較器に ...
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J87 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J87 j IEICE 2001 1
... 値がど のプ ロセ スの 入 力 変数 val の 値と も 一致し な いことや ，あるプ ロセ スの入力変数の値がど のプ ロセ スの作業変数の値とも一致し ない可能性がある．そこ で 本プ ロト コルでは ，作業用変数の値を並べ換え るこ とにより，ヒープ 順序を実現し た後，ネット ワーク全 体に ...
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J91 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J91 j IEICE 2001 5
... 昭 44 阪大・工・電子卒．昭 46 同大大 学院博士後期課程了．阪大工学部助手，明 治大理工学部教授を経て，現在，奈良先端 科学技 術大学院大学情報科 学研究科教授． 昭 56 ウォータールー大客員助教授．昭 59 マッギル大客員準教授．論理設計，高信頼 設 計 ，設 計 自 動化 ，テ ス ト容 易 化 設計 ，テ ス ト生 成 ，並 列処 理，計算複雑度に関する研[r] ...
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J96 j IEICE 2002 6 最近の更新履歴 Hideo Fujiwara J96 j IEICE 2002 6
... 5. 実 験 結 果 この章では ，提案手法の実験結果を示し ，提案手法 と井筒らの手法 [2] を比較する． 実験に 使用し たレジ スタ転送レ ベルベンチマーク回 路は ， Tseng 及び Paulin と 3rd Lattice Wave Filter （ LWF ）である．なお，井筒らの手法では Tseng での 適用結果について 示され ていないため ，比較について は ...
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J106 j IEICE 2003 9 最近の更新履歴 Hideo Fujiwara J106 j IEICE 2003 9
... るための十分条件を示し たが ，この十分条件での故障 検出率を実験的に 評価する．実験には ，ワークステー ションとし て Sun Blade 1000 を用い，テ スト 生成に は TestGen （ Synopsys ）を 用いた ．対象と す る 回 路 は ， DP4 及び ISB-RISC である． DP4 は四つのベン チマーク回路 Tseng ， 4thIIR ， LWF ， ...
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J93 j IEICE 2002 2 最近の更新履歴 Hideo Fujiwara J93 j IEICE 2002 2
... SoC の外部から内部の各コアへのテストアクセスが可能で ある必要が ある．更に ，このテストアクセス方式によりコア間の信号線も可検査である必要が ある． SoC では縮 退故障など のような論理故障のみならず，遅延故障など のようなタ イミング 故障のテ スト も重要となる．そのた めには ，コアに 実動作速度（ ...
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J82 j IEICE 2000 9 最近の更新履歴 Hideo Fujiwara J82 j IEICE 2000 9
... もつ ）ような順序回路のクラスを提案する．更に ，一般の順序回路から 最大展開モデルが 存在する無閉路順序回 路に 変更する部分スキャン 設計法について ，スキャン ハード ウェアオーバヘッド を最小にするスキャンレジ スタ 選択問題を 定式化し ，その問題を解くヒューリステ ィ ックアルゴ リズムを提案する．これ により，部分スキャン 設計に おけ るスキャン ハード ウェアオーバヘッド は ，ホールド ...
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J71 j IEICE 1999 2 最近の更新履歴 Hideo Fujiwara J71 j IEICE 1999 2
... 3. 6 設計目標の縮小 設計目標の変更回数が 制限回数を超えた場合に 設計 目標を縮小する．ここでは ，既に 抽出され た設計目標 から ，最小個の要素を削除し て実現可能な割当て情報 を得ることを目標とする．まず，最初に 抽出され た設 計目標に 対し ，以下で 述べる縮小を行い割当て情報を 得る．ここで ，縮小とは ，設計目標に 属するある共有 集合から ...
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J72 j IEICE 1999 2 最近の更新履歴 Hideo Fujiwara J72 j IEICE 1999 2
... MSS の地理的，あ るいは ，論理的な 無線通信可能 領域を その MSS のセル と 呼ぶ ．あ る MSS のセル 内 に 存在する MH が 別の MSS のセルに 移動すると ，移 動元の MSS と MH との間の無線通信チャネルが 切断 され ，移動先の MSS と MH との間に ...
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J73 j IEICE 1999 4 最近の更新履歴 Hideo Fujiwara J73 j IEICE 1999 4
... を同期周期，通信命令実行時間を表す L ， g という二 つの パラ メータに より 表すこ とが 可能に なって いる ． また同期機構を仮定することに より，非常に 緩い同期 の処理に対応可能なモデルである． BSP ∗ モデルでは ， 通信パケット サ イズを 表すパラ メータ B を 導入する ことにより，より実際に 即し たアルゴ リズムの計算量 ...
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J172 e 2017 9 IEICE 最近の更新履歴 Hideo Fujiwara J172 e 2017 9 IEICE
... key words: design-for-testability, scan design, generalized feedback/feed- forward shift registers, security, scan-based side-channel attack 1. Introduction Scan design is a powerful design-for-testability (DFT) tech- ...
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J79 j IEICE 2000 2 最近の更新履歴 Hideo Fujiwara J79 j IEICE 2000 2
... VLSI の高集積化，大規模化に 伴い，回路の テ スト は ます ま す 重 要で か つ 困 難な 問 題と なって い る [1] ．テストの費用を削減するために ，設計の初期の 段階からテ スト 容易性を考慮することが 必要とされ て いる．抽象度の高い動作記述からレジ スタ転送レ ベル （ RTL ）の 回路を ...
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J120 j IEICE 2005 6 最近の更新履歴 Hideo Fujiwara J120 j IEICE 2005 6
... 入力隣接レジスタにデータ転送を行う命令が別のレジ スタの値を必要とするかもしれない．すなわち，ある 命令に先行して別の命令を実行する必要がある．提案 手法では，選択した複数の命令の実行順序に関する依 存関係を半順序関係として抽出し，外部入力から入力 隣接レジスタの値を正当化するために必要なすべての ...
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J78 j IEICE 2000 1 最近の更新履歴 Hideo Fujiwara J78 j IEICE 2000 1
... 1 のプロトコルが提案されていた（ n:プロセッサ数） ．本論文では ，同期時 間 12n の無待機時計合せプ ロトコルを提案する．また，無待機時計合せプロトコルの同期時間の下界が n − 1 であることを証明し ，本論文で提案するプ ロト コルが 同期時間に 関し てオーダ 的に ...
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J77 j IEICE 1999 7 最近の更新履歴 Hideo Fujiwara J77 j IEICE 1999 7
... X の部分が 残っているので ，表 3 に 示すよ うに ， X の 部分に 対し てランダ ムに 0 又は 1 の 値を 設定し たテ スト 系列 T ′ を生成する．この T ′ において ，例えば ， 時刻 1 から時刻 7 のテスト 系列に 着目すると ，テ スト 系列 T 1 , T 2 とは 別のテスト 系列であることがわか る． こ ...
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C221 2010 7 IOLTS 最近の更新履歴 Hideo Fujiwara
... NBTI, which is the dominant transistor aging mechanism in the latest process technology, increases the threshold voltage of a PMOS transistor stressed with negative gate voltages over a couple of decades. In order to ...
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J145 e IEICE 2008 7 最近の更新履歴 Hideo Fujiwara J145 e IEICE 2008 7
... Figure 7 illustrates two pairs of rectangles, each representing the test of Core 6 of p93791 circuit (ITC’02 benchmark [29]) when B max = 2000 Mbps and 800 ...
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