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[PDF] Top 20 C89 2003 3 DATE 最近の更新履歴 Hideo Fujiwara

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C89 2003 3 DATE 最近の更新履歴  Hideo Fujiwara

C89 2003 3 DATE 最近の更新履歴 Hideo Fujiwara

... 1. Introduction For complex high speed VLSI circuits, delay testing is necessary to reach an acceptable quality level. Until now, many delay fault models have been investigated[1]. The path delay fault (PDF) model[2] is ... 完全なドキュメントを参照

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C90 2003 5 VTS 最近の更新履歴  Hideo Fujiwara

C90 2003 5 VTS 最近の更新履歴 Hideo Fujiwara

... SE-582 83 Linkoping, Sweden 8916-5 Takayama, Ikoma, Nara 630-0101, Japan erila@ida.liu.se fujiwara@is.aist-nara.ac.jp Abstract 1 We propose a test resource partitioning and optimization technique for core-based ... 完全なドキュメントを参照

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C94 2003 9 ITC 最近の更新履歴  Hideo Fujiwara

C94 2003 9 ITC 最近の更新履歴 Hideo Fujiwara

... An SoC is said to be consecutively testable if all cores and all interconnects in the SoC are consecutively test accessi- ble. Consecutive testability of SoCs guarantees that it is possible to apply/observe arbitrary ... 完全なドキュメントを参照

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J106 j IEICE 2003 9 最近の更新履歴  Hideo Fujiwara J106 j IEICE 2003 9

J106 j IEICE 2003 9 最近の更新履歴 Hideo Fujiwara J106 j IEICE 2003 9

... るため十分条件を示し たが ,この十分条件で故障 検出率を実験的に 評価する.実験には ,ワークステー ションとし て Sun Blade 1000 を用い,テ スト 生成に は TestGen ( Synopsys )を 用いた .対象と す る 回 路 は , DP4 及び ISB-RISC である. DP4 は四つベン チマーク回路 Tseng , 4thIIR , LWF , ... 完全なドキュメントを参照

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C91 2003 5 VTS 最近の更新履歴  Hideo Fujiwara

C91 2003 5 VTS 最近の更新履歴 Hideo Fujiwara

... Tel : +81-743-72-5223 Fax : +81-743-72-5229 yoneda, fujiwara @is.aist-nara.ac.jp Abstract This paper presents a design-for-consecutive- transparency method that makes a soft core (RTL description) consecutively ... 完全なドキュメントを参照

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C92 2003 5 ETW 最近の更新履歴  Hideo Fujiwara

C92 2003 5 ETW 最近の更新履歴 Hideo Fujiwara

... E-mail: {tsuyo-i, ohtake, fujiwara}@is.aist-nara.ac.jp Abstract In this paper, we present a new structure, called discontinuous reconvergence structure (DR-structure), of se- quential circuits. We show that the ... 完全なドキュメントを参照

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C93 2003 5 ETW 最近の更新履歴  Hideo Fujiwara

C93 2003 5 ETW 最近の更新履歴 Hideo Fujiwara

... For these circuits, our method achieves small area over- head, especially for Paulin. Table3 shows the result of test generation and test plan generation by our method and full scan design. We generated tests for ... 完全なドキュメントを参照

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J103 e IEICE 2003 6 最近の更新履歴  Hideo Fujiwara J103 e IEICE 2003 6

J103 e IEICE 2003 6 最近の更新履歴 Hideo Fujiwara J103 e IEICE 2003 6

... Table 8 Average number of cycles required for a single two- pattern test. flops in the original circuit. However, if the scan-in operation of a test is overlapped by the scan-out opera- tion of the previous test, then ... 完全なドキュメントを参照

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J102 e IPSJ 2003 5 最近の更新履歴  Hideo Fujiwara J102 e IPSJ 2003 5

J102 e IPSJ 2003 5 最近の更新履歴 Hideo Fujiwara J102 e IPSJ 2003 5

... For controllers, Chakradhar, et al. 3) pro- posed a non-scan DFT method at RTL. This method can achieve high fault efficiency but cannot always guarantee complete (100%) fault efficiency. Furthermore, it is applicable ... 完全なドキュメントを参照

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J104 j IEICE 2003 7 最近の更新履歴  Hideo Fujiwara J104 j IEICE 2003 7

J104 j IEICE 2003 7 最近の更新履歴 Hideo Fujiwara J104 j IEICE 2003 7

... type3 制御経路,観測経路を用いることによ り, M に 属するすべて組合せ 回路要素を 同時にテ ストできる.このテ スト間,制御経路及び 観測経路 に 現れ る制御信号( テストプ ラン )を固定し ておくこ とができる.つまり,一つテ スト セッション M に 対し て ,一つ 制御パターン を 与えれば ,連続クロッ クでテ スト ... 完全なドキュメントを参照

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C100 2003 11 ATS 最近の更新履歴  Hideo Fujiwara

C100 2003 11 ATS 最近の更新履歴 Hideo Fujiwara

... 2. Previous work In a landmark paper in the early 80’s Thatte and Abraham [1] proposed a graph theoretic model for testing a microprocessor, and based on this and functional fault model they developed test procedures to ... 完全なドキュメントを参照

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C105 2003 11 WRTLT 最近の更新履歴  Hideo Fujiwara

C105 2003 11 WRTLT 最近の更新履歴 Hideo Fujiwara

... the module directly or only through multiplexers. We call this BIST scheme adjacent non-scan BIST scheme. Nicolici et al. [3,7] proposed test synthesis and test scheduling algorithm under power constraints for ... 完全なドキュメントを参照

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C95 2003 11 ATS 最近の更新履歴  Hideo Fujiwara

C95 2003 11 ATS 最近の更新履歴 Hideo Fujiwara

... at c 1 cannot be in one test set with an input wrapper cell at c 5 and in another test set with an input cell at c 3 ...at c 1 can be in the same test set as a wrapper cell at c ... 完全なドキュメントを参照

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C104 2003 11 WRTLT 最近の更新履歴  Hideo Fujiwara

C104 2003 11 WRTLT 最近の更新履歴 Hideo Fujiwara

... Proof: If e ij or eji will be passed three times or more and it’s edges of the shortest routine, we only consider the last three times. The shortest routine consists of r0,j oi,r1,i oj,r2,j oi,r3. We can find ... 完全なドキュメントを参照

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C102 2003 11 ATS 最近の更新履歴  Hideo Fujiwara

C102 2003 11 ATS 最近の更新履歴 Hideo Fujiwara

... Test generation for sequential circuits under simple fault models such as the single stuck-at fault model is itself gen- erally a hard task. Delay test generation for sequential cir- cuits is a more challenging problem. ... 完全なドキュメントを参照

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C98 2003 11 ATS 最近の更新履歴  Hideo Fujiwara

C98 2003 11 ATS 最近の更新履歴 Hideo Fujiwara

... 5.3.1. Case 1: Scan only. In case 1, each core’s DFT was limited to scan design. The number of scan chains in each core is selected to reduce the total test application time. Table 2 shows the results of case 1. ... 完全なドキュメントを参照

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C99 2003 11 ATS 最近の更新履歴  Hideo Fujiwara

C99 2003 11 ATS 最近の更新履歴 Hideo Fujiwara

... , c 3 , and c 4 show the control signals of a data ...is 3 because the maximum length of test plans is ...2, 3, and 4 are 8, 3, 7, and 2, ...× 3+ (3+1) × 7+ (2+1) × ... 完全なドキュメントを参照

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C101 2003 11 ATS 最近の更新履歴  Hideo Fujiwara

C101 2003 11 ATS 最近の更新履歴 Hideo Fujiwara

... observation paths which propagate the test responses to pri- mary outputs or status signal lines. We consider a circuit GCD as an example. Figures 2 and 3 show its datapath and controller, respectively. There are ... 完全なドキュメントを参照

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chapter 3 最近の更新履歴  Hideo Fujiwara

chapter 3 最近の更新履歴 Hideo Fujiwara

... VHDL (VHSIC Hardware Description Language). マイクロ操作( micro-operation)[r] ... 完全なドキュメントを参照

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J89 j IEICE 2001 2 最近の更新履歴  Hideo Fujiwara J89 j IEICE 2001 2

J89 j IEICE 2001 2 最近の更新履歴 Hideo Fujiwara J89 j IEICE 2001 2

... 本論文では ,与えられたトポロジ ーグ ラフに 対し て, クラスタ構成,または クラスタ再構成を行うグラフア ルゴ リズムを考察する.既存多くクラスタ構成法 で は ,クラ スタ 構 成 中にト ポ ロジ ーが 変 化す ると いった頻繁なトポロジー変化は仮定していない [4], [6] . これは ,トポロジ ー変化が 頻繁に 起こるネット ワーク では ... 完全なドキュメントを参照

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