2010 年 9 月
Quartus II はじめてガイド
Device and Pin Options 設定方法
Quartus II はじめてガイド
Device and Pin Options 設定方法
ver.10.0 2010 年 9 月 2/22 ALTIMA Corp. / ELSENA,Inc.
目次
1. はじめに ... 3
2. Device and Pin Options の起動... 3
3. Device and Pin Options の設定... 4
3-1. General ページ ... 4 3-2. Configuration ページ... 7 3-3. Programming Files ページ ... 10 3-4. Unused Pins ページ ... 11 3-5. Dual-Purpose Pins ページ ... 12 3-6. Capacitive Loading ページ... 13
3-7. Board Trace Model ページ ... 14
3-8. I/O Timing ページ ... 16
3-9. Voltage ページ... 17
3-10. Pin Placement ページ ... 18
3-11. Error Detection CRC ページ... 19
1. はじめに
この資料は、Quartus® II における Device and Pin Options の設定に関して説明しています。
Device and Pin Options ダイアログ・ボックスでは、現在のプロジェクトで選択されているデバイスにおける デバイス・オプションとピン・オプションの指定ができます。ここで設定した内容は、プロジェクト全体に対して 有効です。また、コンフィギュレーション・モードやコンフィギュレーション・デバイスの選択もできます。
その他、同デバイス・ファミリ内の同一ピン・パッケージにおいて LE 数の小さいまたは大きいデバイスへ の移行をしやすくするマイグレーション・デバイス設定についても紹介しています。
2. Device and Pin Options の起動
ver.10.0 2010 年 9 月 4/22 ALTIMA Corp. / ELSENA,Inc.
3. Device and Pin Options の設定
3-1. General ページ
デバイス全般のオプションを設定できます。
各オプション （Options 内） の説明
◆ Auto-restart configuration after error
コンフィギュレーション中にデータ・エラーが発生した場合、コンフィギュレーションが異常終了します。 このときに、自動的にコンフィギュレーション・プロセスを再起動させるように FPGA デバイスに指示す るオプションです。（Passive Serial モードまたは Active Serial モード時のみ有効）
（対象デバイス ： MAX® 7000 ファミリ、MAX 3000 ファミリを除く全てのデバイス）
◆ Release clears before tri-state
コンフィギュレーションが終了すると、FPGA デバイスはイニシャライズ・モード （デバイスの初期化） になります。コンフィギュレーション中は、ユーザ I/O ピン内部はトライステート状態になり、ユーザ・モ ードに入る直前にトライステートを解除します。このオプションが ON の場合、ユーザ I/O ピンのトライ ステート状態を解除する前に、デバイス内のレジスタをクリアします。 （対象デバイス ： MAX 7000 ファミリ、MAX 3000 ファミリを除く全てのデバイス） ※ コンフィギュレーション中、I/O ピンの内部はトライステートですが、デバイスの外部で観測できる I/O ピンの出力 状態は、デバイスのシリーズにより異なります。（例: Cyclone III デバイスは、コンフィギュレーション中に有効にな るプルアップレジスタが内蔵されている。） チェック・マークをつける ことにより ON JTAG ユーザ・コードの設定 各オプションの解説 Reset ボタンをクリックすると デフォルト設定に戻ります。
◆ Enable user-supplied start-up clock （CLKUSR）
コンフィギュレーション終了後のデバイス初期化時に、外部クロックを用いて初期化を行うオプション です。外部クロックは、CLKUSR ピンから入力します。このオプションを OFF にしている場合、 CLKUSR ピンはユーザ I/O ピンとして使用可能です。
（対象デバイス ： MAX 7000 ファミリ、MAX 3000 ファミリを除く全てのデバイス）
◆ Enable device-wide reset （DEV_CLRn）
DEV_CLRn ピンを有効にするオプションです。DEV_CLRn ピンに Low を入力するとデバイス内に 構成された全てのレジスタがリセットされます。このオプションを OFF にしている場合、DEV_CLRn ピ ンはユーザ I/O ピンとして使用可能です。
（対象デバイス ： MAX 7000 ファミリ、MAX 3000 ファミリを除く全てのデバイス）
※ 通常の論理回路で用いる非同期リセットとは異なり、デバイス内の全レジスタをリセットするための専用ピンです。 ◆ Enable device-wide output enable （DEV_OE）
DEV_OE ピンを有効にするオプションです。DEV_OE ピンに Low を入力するとターゲット・デバイ スの全 I/O ピンが Hi-Z 状態になります。このオプションを OFF にしている場合、DEV_OE ピンはユ ーザ I/O ピンとして使用可能です。
（対象デバイス ： MAX 7000 ファミリ、MAX 3000 ファミリを除く全てのデバイス）
◆ Enable INIT_DONE output
INIT_DONE ピン （オープンドレイン出力） を有効にするオプションです。このオプションを有効にし、 INIT_DONE ピンを外部でプルアップすると、コンフィギュレーション終了後ユーザ・モードに入ったとき High をリリースします。このオプションを OFF にしている場合、INIT_DONE ピンはユーザ I/O ピン として使用可能です。
（対象デバイス ： MAX 7000 ファミリ、MAX 3000 ファミリを除く全てのデバイス）
◆ Enable OCT_DONE
INIT_DONE 信号を On-Chip Termination (OCT) のキャリブレイションの状態によって制御させるオ プションです。このオプションを有効にすると、INIT_DONE ピンはコンフィギュレーションの初期化が終 わり、かつ、OCT のキャリブレイションが完了した状態のときに High をリリース（外部でプルアップが 必要）します。オプションが無効の場合、INIT_DONE 信号は OCT_DONE 信号に関与しません。
（対象デバイス ： Arria® II シリーズ、Cyclone® III シリーズ、Cyclone IV シリーズ）
◆ Enable JTAG BST Support
JTAG BST および ISP を有効にするオプションです。このオプションを ON にしている場合、4 本のピ ン （TDI、TMS、TCK、TDO） は JTAG ピンになります。このオプションを OFF にしている場合、4 本 のピン （TDI、TMS、TCK、TDO） はユーザ I/O ピンとして使用可能です。
（対象デバイス ： MAX 7000 ファミリ、MAX 3000 ファミリ）
◆ Enable security bit Support
CPLD デバイスにプログラミングしたデータを正常に Examine （CPLD に書き込まれているプログラ ミング・データを吸い出すこと。） することができないプログラミング・ファイル (*.pof) を生成させるオプ ションです。デザイン情報の保護として使用可能です。なおこのオプションは、Programmer の Examine オプションと同等です。
ver.10.0 2010 年 9 月 6/22 ALTIMA Corp. / ELSENA,Inc. ◆ Enable VREF A pin
VREFA ピンを有効にするオプションです。このオプションを有効にすると、このピンが属している I/O バンクにおいて VREFA ピンがリファレンス電圧となり、I/O 規格として GTL+、SSTL-2 Class I および Class II、SSTL-3 Class I および Class II が追加で使用可能になります。VREFB ピンとは異なる VREF レベルを選択することが可能です。このオプションを OFF にしている場合、VREFA ピンはユー ザ I/O ピンとして使用可能です。
（対象デバイス ： MAX 7000 B ファミリ）
◆ Enable VREF B pin
VREFB ピンを有効にするオプションです。このオプションを有効にすると、このピンが属している I/O バンクにおいて VREFB ピンがリファレンス電圧となり、I/O 規格として GTL+、SSTL-2 Class I および Class II、SSTL-3 Class I および Class II が追加で使用可能になります。VREFA ピンとは異なる VREF レベルを選択することが可能です。このオプションを OFF にしている場合、VREFB ピンはユー ザ I/O ピンとして使用可能です。
3-2. Configuration ページ コンフィギュレーションに関するオプションが設定できます。コンフィギュレーション・モード、およびコンフィ ギュレーション・デバイスなどが選択可能です。（デバイス・ファミリにより、選択項目が異なります。） 各オプションの説明 ◆ Configuration scheme コンフィギュレーション方法を選択します。 ◆ Configuration mode コンフィギュレーション・データのアップロード方法を選択します。 ◆ Configuration device 使用するコンフィギュレーション・デバイスを選択します。アルテラのコンフィギュレーション・デバイス を使用する Configuration Scheme を選択している場合は、Use configuration device にチェックを入れ、 プルダウン・リストから使用するコンフィギュレーション・デバイスを選択します。コンパイル終了後、ここ で設定したコンフィギュレーション・デバイス用のプログラミング・ファイル （.pof） が生成されます。
コンフィギュレーション・デバイスに EPC デバイスを設定した場合は “Configuration Device Options” ボタンが有効になりますので、クリックしてコンフィギュレーション・デバイスのオプション設定を行います。
ver.10.0 2010 年 9 月 8/22 ALTIMA Corp. / ELSENA,Inc. ◆ Configuration device I/O voltage
コンフィギュレーション方式に応じ、コンフィギュレーション用の I/O 電圧を指定します。（コンフィギュ レーション・デバイスの電圧に委ねられます。）
◆ Force VCCIO to be compatible with configuration I/O voltage
FPGA デバイスのコンフィギュレーション・ピンの電源 （VCCIO） を、上記オプション （Configuration device I/O voltage） で指定した電位で使用する場合は ON、通常のユーザ I/O の VCCIO に委ねる 場合は OFF に設定します。
◆ Generate compressed bitstreams
コンフィギュレーション・データを圧縮するオプションです。圧縮されたデータは、コンフィギュレーション 中に FPGA 内部で展開されます。圧縮したデータを FPGA へ転送しますので、コンフィギュレーション 時間を短縮することができます。この機能は、Arria シリーズ、Stratix シリーズ （Stratix を除く）、 Cyclone シリーズでサポートされています。
Configuration Device Options ダイアログ・ボックスの説明 （Configuration Device Options ボタン）
JTAG ユーザ・コードの設定
クロックの設定 その他オプション
【Options タブ】
◆ JTAG user code settings
JTAG ユーザ・コードの設定を行います。Auto または任意の値 （32 ビット） を設定します。 ◆ Disable nCS and OE pull-ups on configuration device
nCS、OE ピンの内部プルアップの設定を行います。チェックを入れると内部プルアップが無効に なります。
【補足 ： 内部プルアップ】
¾ 内部プルアップが有効な場合、基板上のコンフィギュレーション結線に外部プルアップは必要ありません。 ¾ 内部プルアップが無効な場合、基板上のコンフィギュレーション結線に外部プルアップが必要になります。
◆ Compression mode （EPC4、EPC8、EPC16 でサポート）
コンフィギュレーション・データを圧縮するオプションです。圧縮されたデータは、コンフィギュレー ション中にコンフィギュレーション・デバイス内部で展開され、FPGA へ転送されます。このオプショ ンを使用すると、必要なコンフィギュレーション・デバイスの個数を削減することができます。 ◆ Clock settings
コンフィギュレーション・デバイスのクロック設定を行います。
Clock source ： クロックのリソースを選択します。 内部 ⇒ Internal または、外部 ⇒ External
Clock frequency ： クロック周波数を選択します。 Divide clock frequency by ： クロックの分周比を選択します。
【Files タブ】
プログラミング・ファイルのフォーマットを選択します。生成したいファイル・フォーマットにチェックを入 れ、ここで設定したファイルがコンパイル終了後に生成されます。
ver.10.0 2010 年 9 月 10/22 ALTIMA Corp. / ELSENA,Inc. 3-3. Programming Files ページ 現在のプロジェクトにおけるプログラミング・ファイルのフォーマットを指定できます。 アルテラのコンフィギュレーション・デバイスをターゲットにしている場合には、この設定は不要です。（その 場合には、Configuration タブ （前項 3-2.） で希望のコンフィギュレーション・デバイスやその関連オプション を指定してください。） Programming File フォーマットの設定 Hex File の設定 ・開始アドレス ・アドレスのカウント ： Up、Down
3-4. Unused Pins ページ
デバイス上のすべての未使用ユーザ I/O ピンを特定の目的に予約することができます。（デバイスの全 体設定）
“Reserve all unused pins” のプルダウン・リストから設定したい属性を選択します。
設定のポイントとして、すべての未使用ユーザ I/O ピンに設定する項目のうち、一番多く設定する内容を この Unused Pins ページで選択し、それ以外の内容にしたい未使用ユーザ I/O ピンには、Pin Planner を 使用して個別設定を行います。全体設定と個別設定では、個別設定がコンパイル時に優先されます。
※ 未使用ユーザ I/O ピンの個別設定の方法は、本資料をご入手になった販売代理店の技術情報サイトにて、下記資 料をご参考ください。
【属性】
※ 選択項目は、ターゲット・デバイスにより異なります。
※ 応用活用法として、未使用のユーザ I/O ピンを As output driving ground に設定し、そのピンを基板上の GND に 接続することで GND が強化され、基板のノイズ対策にご利用いただけます。
• As input tri-stated : ピンは入力ピンとして予約されます。
• As input tri-stated with bus-hold circuitry : ピンはバス・ホールド付の入力ピンとして予約されます。
• As input tri-stated with weak pull-up register : ピンは内部ウィーク・プルアップ付の入力ピンとして予約さ れます。
• As output driving an unspecified signal : ピンは出力ピンとして予約され、未定義の値を出力します。
• As output driving ground : ピンは出力ピンとして予約され、GND （Low） を出力しま す。
未使用ユーザ I/O ピンの属性を選択 資料タイトル 『Quartus II はじめてガイド ‐ ピン・アサインの方法』
ver.10.0 2010 年 9 月 12/22 ALTIMA Corp. / ELSENA,Inc. 3-5. Dual-Purpose Pins ページ
デバイスのコンフィギュレーションが完了した後にコンフィギュレーション・ピンをどのように使用するかを指 定できます。
Name 欄から設定したいコンフィギュレーション・ピンを選択し、Value 欄をダブルクリックし、プルダウン・リス トから設定内容を選択します。ユーザ I/O として使用したい場合は、“Use as regular I/O” に設定してください。
ダブルクリックし、ユーザ・モード 時のピン属性を選択
3-6. Capacitive Loading ページ
I/O 規格ごとに基板上のキャパシタンス値の情報を指定します。Capacitive Loading で設定した内容によ り、正確な tco （クロック to アウトプット） タイミング・モデルでタイミング検証が行えます。
設定したい I/O 規格を Name 欄から選択し、“Capacitive Loading” 欄をダブルクリックます。その後 設 定値を入力してください。
ver.10.0 2010 年 9 月 14/22 ALTIMA Corp. / ELSENA,Inc. 3-7. Board Trace Model ページ
I/O 規格ごとの Board Trace Model の設定を行います。このオプションは、Stratix シリーズ （Stratix、Stratix GX、Stratix II、Stratix II GX を除く）、Arria II GX、Cyclone シリーズ （Cyclone、Cyclone II を除く） でサポ ートされています。このオプションを設定すると、TimeQuest でのタイミング解析時に、デバイス外部の接続 状況を考慮した I/O タイミングで検証することができます。
このオプションを使用するには、あらかじめ以下の設定が必要です。
【事前設定】
1） TimeQuest の設定
Assignments メニュー ⇒ Settings ⇒ Timing Analysis Settings を選択します。
Timing analysis processing にて、“Use TimeQuest Timing Analyzer during compilation” を選択します。
2） Advanced I/O Timing の設定
TimeQuest Timing Analyzer を選択し、“Enable Advanced I/O Timing” にチェックを入れます。（デフォ ルトで ON になっています。）
TimeQuest の設定
【オプション設定方法】
I/O Standard から I/O 規格を選択します。Name 欄から設定項目 （Pull-Up、Termination、Capacitance など） を選択し、Board trace model 欄の適切な項目の Value 欄をダブルクリックして設定値を入力します。
ダブルクリック で値を入力 設定項目の選択
ver.10.0 2010 年 9 月 16/22 ALTIMA Corp. / ELSENA,Inc. 3-8. I/O Timing ページ
アルテラ・デバイスから接続先デバイスの遠近を設定します。このオプションは Arria II GX、Cyclone シリ ーズ （Cyclone、Cyclone II を除く）、Stratix シリーズ （Stratix、Stratix II、Stratix II GX を除く） でサポートさ れています。このオプションを設定することにより、TimeQuest でより詳細なタイミング制約・解析を行うこと ができます。
3-9. Voltage ページ
デバイス全体のユーザ I/O ピンにおける I/O 規格のデフォルト値を設定します。
設定のポイントとして、すべてのユーザ I/O ピンに設定する項目のうち、一番多く設定する内容を Voltage タブで設定し、それ以外の I/O 規格にしたいユーザ I/O ピンには、Pin Planner を使用して個別設 定を行います。全体設定と個別設定では、個別設定がコンパイル時に優先されます。
※ 詳細は、本資料をご入手になった販売代理店の技術情報サイトにて、下記資料をご参考ください。
※ 選択項目は、ターゲット・デバイスにより異なります。
資料タイトル 『Quartus II はじめてガイド ‐ ピン・アサインの方法』
ver.10.0 2010 年 9 月 18/22 ALTIMA Corp. / ELSENA,Inc. 3-10. Pin Placement ページ
LVTTL/LVCMOS 入力ピンの電圧調節の設定や、I/O ピンの電力制約値を設定できます。このオプショ ンを設定するとコンパイル実行時のピン・アサインのルールが変更されます。
◆ Allow voltage overdrive for LVTTL/LVCMOS input pins
このオプションを有効にすると、3.3V LVTTL/LVCMOS の入力ピンを 3.3V よりも低い電圧値の I/O バンク （つまり VCCIO が 1.8V や 1.5V など） に配置することが可能になります。
（対象デバイス： Arria GX、Cyclone、Cyclone II、HardCopy II、MAX II、Stratix、Stratix GX、Stratix II、 Stratix II GX ファミリ）
◆ Electromigration
電力制約について、デフォルト値を適用するか、ユーザが指定するかを選択できます。
“Maximum consecutive outputs” には、連続して配置可能な出力ピン、双方向ピン数の値を入力します。 “Maximum current (mA)” には、“Maximum consecutive outputs” で設定したピン数の合計の最大電 流値を設定します。
3-11. Error Detection CRC ページ
◆ Enable error detection CRC
ユーザ・モード中のエラー検知 （CRC） 回路の使用を有効にします。このオプションを有効にすると、 CRC_ERROR ピン （デバイスの型番によりピン番号が決まっています。） が有効になります。CRC エラー・ オプションを使用していない場合、CRC_ERROR ピンはユーザ I/O として使用可能です。
※ CRC 機能の詳細は、以下のメーカ資料をご参考ください。
◆ Enable Open Drain on CRC Error pin
CRC_ERROR ピンをオープンドレインにします。この機能を有効にすると、CRC_ERROR ピンをプルアッ プする必要があります。
◆ Enable initial scrubbing
initial Scrub 機能を有効にします。このオプションを有効にすると、デバイスの動作中にエラーを訂正しま す。対象デバイスは Stratix V です。詳細は Stratix V デバイスのハンドブックをご覧ください。
◆ Divide error check frequency by: CRC 回路の内部周波数を設定します。
資料タイトル 「AN 35 : Error Detection & Recovery Using CRC in Altera FPGA Devices」
→ http://www.altera.com/literature/an/an357.pdf
ver.10.0 2010 年 9 月 20/22 ALTIMA Corp. / ELSENA,Inc.
4. Migration compatibility の設定
アルテラのデバイスは、バーティカル・マイグレーションをサポートしています。バーティカル・マイグレーショ ンとは、同一ファミリ内の同一のパッケージならば、専用ピン、コンフィギュレーション・ピン、および電源ピンの 基板上のレイアウトを変更することなく、異なるデバイス間でマイグレーション （移動） できることを言います。 例えば、集積度の高いデバイスへマイグレーションをする場合、そのデバイスは追加ロジックをサポートす るためにより多くの VCC と GND が必要となります。そのことにより、ユーザ I/O ピン数が少なくなる可能 性があります。 共通に使用できるユーザ I/O ピンはどれか、また電源周りで増えるまたは減るピンはどれかなど、マイグ レーションを検討するために使用中のデバイスとピン互換なデバイスをあらかじめ “Migration compatibility” に設定しておくと、設定したデバイス間で、共通なピンにのみピン・アサインが可能になり、LE 数の小さいま たは大きいデバイスへデザインの移行がしやすくなります。この設定をサポートするデバイスは Stratix シリーズ、Arria シリーズ、Cyclone シリーズ、MAX II シリー ズ、MAX 3000、MAX 7000AE、MAX 7000B です。（MAX 7000S はサポートされておりません。）
① Assignments メニュー ⇒ Device ⇒ Migration Devices ボタンをクリックします。
② Migration Devices ダイアログ・ボックスの “Compatible migration devices” （左枠） から設定したいデ バイスを選択し、ダブルクリックします。“Selected migration devices” （右枠） に登録されたことを確認 後、OK ボタンをクリックします。
【補足 ： Migration Devices の設定を反映した Pin Planner】
Migration Devices を設定しておくと、登録されたデバイスのピン情報が反映された状態で Pin Planner が使用できま す。
Pin Planner の View メニュー ⇒ Pin Migration Window において、マイグレーション・デバイスに登録した各デバイスの ピン情報一覧と、それらの情報を考慮したすべてのピンのマイグレーション結果が確認できます。また Package View は、そ の結果を反映した表示になります。
チェックを有効にするとすべてのスピー ド・グレードについて表示されます。 ダブルクリック
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