ザイリンクス UG454 Spartan-3A DSP スタータ プラットフォーム ユーザー ガイド

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本資料は英語版 (v1.0) を 翻訳し たも のです。英語の更新バー ジ ョ ン がリ リ ースさ れている 場合には、 最新の英語版を 必ず ご 参照く ださ い。

ス タ ー タ プ ラ ッ ト フ ォ ーム ユーザー ガ イ ド

UG454 (v1.0) 2007 ^年 9 ^月 25 ^日

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改定履歴

次の表に、 こ の通知の改定履歴を示 し ます。

日付 バージ ョ ン 変更内容

2007/09/25 1.0 初版 リ リ ース

概要 . . . 5

デザイ ンの説明 . . . 5

機能 . . . 5

注文情報 . . . 6

機能の説明 . . . 7

ザ イ リ ン ク ス Spartan-3A DSP FPGA . . . 8

メ モ リ . . . 9

Micron ^社の DDR2 SDRAM イ ン タ ーフ ェ イ ス . . . 10

Intel ^社 J3 ^{パ ラ レル} Flash . . . 12

Intel ^社 S33 ^{シ リ アル} Flash . . . 13

SystemACE ^{モジ ュ ール} (SAM) ^{コ ネ ク タ} . . . 13

イ ン タ ーフ ェ イ ス . . . 15

National Semiconductor ^社の 10/100/1000 ^{イ ーサネ ッ ト} PHY . . . 15

RS232 . . . 19

SPI ^の拡張 . . . 19

Digilent ^{社のヘ ッ ダ} . . . 19

Eridon ^{社のデバ ッ グ コ ネ ク タ} (^{シ リ アル} ATA コ ネ ク タ ではない) . . . 20

VGA ^出力 . . . 21

その他の I/O . . . 22

拡張 コ ネ ク タ . . . 22

EXP イ ン タ ーフ ェ イ ス . . . 23

コ ン フ ィ ギ ュ レーシ ョ ン . . . 28

コ ン フ ィ ギ ュ レーシ ョ ンモー ド . . . 29

ボー ド の電源 . . . 30

ボー ド ク ロ ッ ク . . . 31

PCB ^積層 . . . 32

付録 A : コ ネ ク タ 、 ヘ ッ ダ、 およびジ ャ ンパの位置. . . 33

Spartan-3A DSP 1800A ^{ボー ド の特徴}

概要

本資料では、 ザ イ リ ン ク ス の Spartan™- 3A DSP ス タ ー タ プ ラ ッ ト フ ォ ーム の機能お よ び内容を 示 し 、 ボー ド の操作方法お よ びハー ド ウ ェ アの機能を説明 し ます。

デザイ ンの説明

Spartan-3A ス タ ー タ プ ラ ッ ト フ ォ ームは、 ザ イ リ ン ク ス Spartan-3A DSP FPGA を使用 し て設計 す る エ ン ジ ニ ア向けのプ ラ ッ ト フ ォ ーム です。 こ のボー ド では、Spartan-3A DSP ^{の先進の機能を} 評価す る ためのみでな く 、Spartan-3A DSP ス タ ー タ プ ラ ッ ト フ ォームのペ リ フ ェ ラ ルお よ び EXP 拡張 コ ネ ク タ に接続 さ れた EXP モジ ュ ール、 ま たはその ど ち ら か を使用 し てユーザーアプ リ ケー シ ョ ン全体の イ ンプ リ メ ン ト に必要なハー ド ウ ェ ア を提供 し ます。

機能

Spartan-3A DSP ^{ス タ ー タ} プ ラ ッ ト フ ォームには次の機能があ り ます。

• ザ イ リ ン ク ス 3SD1800A-FG676 FPGA

• ク ロ ッ ク

♦ 125MHz LVTTL SMT オシ レー タ

♦ LVTTL ^{オシ レー タ ソ ケ ッ ト}

♦ 25.175MHz LVTTL SMT オシ レー タ (ビデオ ク ロ ッ ク)

• メ モ リ

♦ 128M x 32 ^{ビ ッ ト} DDR2 SDRAM

♦ 16M x 8 ^{パ ラ レル}/BPI コ ン フ ィ ギ ュ レーシ ョ ン Flash

♦ 64Mb SPI コ ン フ ィ ギ ュ レーシ ョ ン/ス ト レージ Flash (4 つの SPI セ レ ク ト 信号を追加)

• イ ン タ ーフ ェ イ ス

♦ 10/100/1000 PHY

♦ JTAG プ ロ グ ラ ミ ン グ/コ ン フ ィ ギ ュ レーシ ョ ンポー ト

♦ RS232 ^{ポー ト}

♦ 低 コ ス ト の VGA

• ボ タ ンお よ びス イ ッ チ

♦ 8 つのユーザー LED

♦ 8 ^{つのユーザー} DIP ^{ス イ ッ チ}

♦ 4 つのユーザープ ッ シ ュ ボ タ ン ス イ ッ チ

♦ リ セ ッ ト プ ッ シ ュ ボ タ ン ス イ ッ チ

• ユーザー I/O お よ び拡張

♦ Digilent ^社 6 ^{ピ ンヘ ッ ダ} (2)

♦ EXP 拡張 コ ネ ク タ (2)

• コ ン フ ィ ギ ュ レーシ ョ ンお よ びデバ ッ グ

♦ JTAG

♦ SystemACE™ ^{モジ ュ ールコ ネ ク タ}

♦ Eridon 社のデバ ッ グ コ ネ ク タ (SATA)

注文情報

表 1 に、 評価キ ッ ト の製品番号を示 し ます。

表 1 : 評価キ ッ ト と ハー ド ウ ェ アの注文情報

製品番号 ハー ド ウ ェ ア

HW-SD1800A-DSP-SB-UNI-G XtremeDSP ス タ ー タ プ ラ ッ ト フ ォーム - Spartan-3A DSP 1800A ^{エデ ィ シ ョ ン}

機能の説明

図 1 に、Spartan-3A DSP ス タ ー タ プ ラ ッ ト フ ォームのハ イ レベルブ ロ ッ ク 図を示 し ます。 次のセ ク シ ョ ンでは、 ボー ド デザ イ ンの詳細を説明 し ます。

図 1 : Spartan-3A DSP ^{ス タ ー タ} プ ラ ッ ト フ ォ ームブ ロ ッ ク 図

3SD1800A- FG676 EXP Slot (168 I/O)

Connector

DIP Switches

User LEDs Miscellaneous I/O

Push Switches

16 MB Parallel NOR Flash (16M x 8)

2.5V Regulator

Power

Clock Sources

3.3V Regulator

128 MB DDR2 (32M x 32)

Connector Parallel Cable IV

JTAG Port System ACE

Connector Configuration and

Debug

1.2V Regulator 1.8V

Regulator

125 MHz LVTTL OSC

LVTTL OSC Socket

25.175 MHz VGA Clock

0.9V Termination Regulator Interfaces

10/100/100 PHY

RS232 Port

Low-cost VGA Eridon Debug /

Comm Port

2x Digilent Headers

Memory

64 Mb SPI Flash

UGxxx_01_090407

ザイ リ ン ク ス Spartan-3A DSP FPGA

Spartan-3A DSP ス タ ー タ プ ラ ッ ト フ ォ ーム に使用 さ れたザ イ リ ン ク ス XC3SD1800A-4FG676C デバ イ ス には、4 ^つの I/O バン ク があ り ます。 その う ち 2 つは電圧が固定 さ れ、 も う 2 ^つは I/O ^電 圧が選択可能です。表 2 では、 こ れ ら 4 つの I/O バン ク について示 し 、 こ の資料を通 し て I/O ピ ン の使用方法の詳細を説明 し ます。 特定の I/O バン ク に接続 さ れたペ リ フ ェ ラ ル ま たは EXP ^{拡張 コ} ネ ク タ に接続す る EXP モジ ュ ールの要件を満たすため、I/O 信号の電圧変換が必要な場合があ る こ と に留意 し て く だ さ い。表 2 では、 電圧変換が発生す る 値、 お よ び接続す る バン ク の I/O ^電圧が異 な る 場合で も 、 電源が特定の電圧に固定 さ れ る か ど う かについて示 し ます。

表 2 : XC3SD1800A 入力および出力の割 り 当て

I/O ^{バン ク}

番号 I/O ^の機能 I/O

ピ ン数

入力のみの

ピ ン数 電圧変換 バン ク I/O

電圧

0 EXP コ ネ ク タ JX1 84 0

2.5 ま たは 3.3 V

0 ユーザープ ッ シ ュ ボ タ ン 0 4

0 8 つの DIP ス イ ッ チ 0 8

0 125MHz ^{の ク ロ ッ ク} 1 0

0 SMA コ ネ ク タ 1 0

0 コ ン フ ィ ギ ュ レーシ ョ ン

(PUDC_B) 1 0

1 SystemACE ^{モジ ュ ール} 28 1

3.3 V

1 J3 Flash メ モ リ 28 0

1 SPI ^{セ レ ク ト 信号} (4) 4 0

1 DAC 14 0

1 ユーザー LED 8 0

1 Digilent 社 コ ネ ク タ 8 ⁽¹⁾ 0

1 RS-232 2 0

1 Eridon 社デバ ッ グ コ ネ ク タ 4 0

1 コ ン フ ィ ギ ュ レーシ ョ ン

(一時停止) 1 0

1 25.175MHz ^{の ク ロ ッ ク} 1 0

1 EXP ^{コ ネ ク タ} JX2 8 0 2.5 ま たは 3.3 V

メ モ リ

Spartan-3A DSP ス タ ー タ プ ラ ッ ト フ ォームには、 さ ま ざ ま な種類のアプ リ ケーシ ョ ン をサポー ト す る ため、 高速の RAM (128MB DDR2) ^{お よ び不揮発性} ROM (16MB パ ラ レル、 お よ び 64Mb ^シ リ アル) があ り ます。 さ ら に、Spartan-3A DSP FPGA の コ ン フ ィ ギ ュ レーシ ョ ンに使用可能、 かつ 取 り 外 し 可能な Compact Flash ^{カー ド の} A/V ^{メ デ ィ ア}フ ァ イ ルの ス ト レージ と な る 、SystemACE イ ン タ ーフ ェ イ ス (ス タ ー タ プ ラ ッ ト フ ォ ーム には含ま れていない) 向けの 50 ピ ン コ ネ ク タ が提 供 さ れてい ます。図 2 に、 ボー ド の メ モ リ イ ン タ ーフ ェ イ ス のハ イ レベルブ ロ ッ ク 図を示 し ます。

2 EXP コ ネ ク タ JX2 76 0

2.5 ^{ま たは} 3.3 V

2 J3 Flash メ モ リ 8¹ 0 2.5 ^{ま たは}

3.3 V

2 SPI 4¹ 0

2 コ ン フ ィ ギ ュ レーシ ョ ン 5 0

2 プ ラ グ イ ン リ セ ッ ト 1 0

2 LED 1 0

2 パ ワーオン リ セ ッ ト 0 1

3 DDR2 メ モ リ 73 0

1.8 V

3 イ ーサネ ッ ト 17 13 2.5 V

メ モ :

1. FLASH_DO お よ び SPI_MISO は共有の ピ ンです。

表 2 : XC3SD1800A 入力および出力の割 り 当て (^続き) I/O ^{バン ク}

番号 I/O ^の機能 I/O

ピ ン数

入力のみの

ピ ン数 電圧変換 バン ク I/O

電圧

図 2 : Spartan-3A DSP ^{メ モ リ} イ ン タ ー フ ェ イ ス Spartan

3A DSP

DDR2 SDRAM (64MB)

Parallel Flash (16MB)

Serial Flash (64Mbit) System ACE

Connector

32

8

1

UGxxx_02_090407 50

注意 : 本ボー ド には含まれていません。

x 2 chips

Micron 社の DDR2 SDRAM イ ン タ ー フ ェ イ ス

Micron ^社の 2 ^つの MT47H32M16BM DDR2 デバ イ ス に よ り 、FPGA ^には 128MB 32^{ビ ッ ト 幅の} メ モ リ が実装 さ れ ま す。FPGA DDR2 イ ン タ ー フ ェ イ ス は SSTL18 信号を サポー ト し 、 すべての DDR2 信号には制御 イ ン ピーダ ン ス があ り ます。DDR2 デー タ 信号、 マ ス ク 信号、 お よ びス ト ロ ー ブ信号は、 すべて の信号でが等長配線です。 FPGA の I/O バ ン ク 3 を 用い た DDR2 ピ ン配置は、

MIG ^{準拠です。表} 3 ^に、FPGA ^の DDR2 イ ン タ ーフ ェ イ ス の ピ ン配置を示 し ます。

SSTL18 ク ラ ス I 終端 (送信 ノ ー ド では直列終端、 受信 ノ ー ド では ス タ ブ終端) は、FPGA お よ び DDR 間のア ド レ ス、 制御、 ク ロ ッ ク を含むすべての単一方向信号で使用 さ れてい ます。SSTL 18 ク ラ ス II 終端 (両 ノ ー ド で直列お よ びス タ ブ終端) は、 イ ン タ ーフ ェ イ ス の FPGA 側のデー タ お よ びス ト ロ ーブ を含むすべての双方向信号で使用 さ れてい ます。 メ モ リ 側のデー タ お よ びス ト ロ ーブ 信号には、 ボー ド 終端は イ ンプ リ メ ン ト さ れてい ません。ODT を オ フ にで き る よ う 、FPGA の I/O が接続 さ れてい ますが、ODT ^{は有効です。}HyperLynx シ ミ ュ レーシ ョ ン をベース と す る 製品には ア ド レ スお よ び制御信号の ス タ ブ終端がな く 、133MHz で FPGA と DDR2 間を イ ン タ ーフ ェ イ ス し た包括的なテ ス ト ではエ ラ ーがあ り ません。図 4 ^に、FPGA ^{お よ び} DDR2 ^{メ モ リ デバ イ ス の終} 端位置の詳細を示 し ます。

Spartan-3A DSP FPGA ^への DDR2 イ ン タ ーフ ェ イ ス は、 次のガ イ ド ラ イ ン を使用 し て設計 さ れま し た。 こ れ ら のガ イ ド ラ イ ンは、Micron 社の推奨事項お よ びボー ド レベルのシ ミ ュ レーシ ョ ンに 基づいてい ます。

• メ モ リ ク ロ ッ ク を差動方式で配線

• 50^{Ω(1)の制御 ト レース} イ ン ピーダ ン ス

• FPGA の双方向信号で 24Ω⁽¹⁾ の直列終端

図 3 : DDR2 SDRAM イ ン タ ー フ ェ イ ス Spartan

3A DSP

Data [15:0]

Addr [13:0]

Control (RAS#, CAS#, WE#, BS0, BS1, CS#) CLK0_p

CLK0_n

Data [31:16]

CLK1_p CLK1_n

UDQS0_p UDQS0_n

32M x 16 DDR2 SDRAM

(64MB) 32M x 16 DDR2 SDRAM

(64MB)

UDQS1_p UDQS1_n UDM1 LDM1 LDQS0_p LDQS0_n LDQS1_p LDQS1_n UDM0 LDM0 Series Termination

Near FPGA

Control (CKE)

Stub Terminations at Split points Stub Terminations

Near FPGA

Stub Terminations

Near FPGA UGxxx_03_090407

• すべての信号の メ モ リ デバ イ ス接続に従っ たパ ラ レル終端

• FPGA におけ る デー タ 信号お よ びス ト ロ ーブ信号の終端電源 (0.9V) ^への 60^{Ω(1) のプルア ッ} プ抵抗

• 共有信号 (制御、 ア ド レ ス) の分割点におけ る 終端電源への 60^{Ω(1)のプルア ッ プ抵抗}

• 電流を供給お よ びシ ン ク 可能な終端電源

• 全フ ラ イ ト タ イ ム を シ ミ ュ レー ト 可能な 2 倍の長 さ の フ ィ ー ド バ ッ ク ク ロ ッ ク 配線

DDR2 の配線はすべて次に示す特定の許容範囲内で等長配線です。

• 差動ペアの配線は +/-10 ^{ミ ルで一致}

• DQ、DQS、DM お よ び CK は +/- 45 ミ ルで一致

• 制御はデー タ イ ン タ ーフ ェ イ ス の +/- 100 ^{ミ ルで一致}

• RST_DQS_DIV お よ び MB_FB_CLK は、標準 DQS お よ び標準 CK の合計 +/- 45 ミ ルで一致 DDR2 ^信号は Spartan-3A DSP FPGA ^の I/O ^{バン ク} 3 に接続 し 、バン ク 3 ^{の出力電源ピ ン} (VCCO) は 1.8V に接続 し てい ます。Texas Insruments 社の TPS51116 バ ッ ク コ ン ト ロ ー ラ お よ び補助回路 は、1.8V ^の DDR2 ^{電 源、}0.9V ^{の 終 端 電 圧} (FPGA_0.9V_TT) ^{お よ び} DDR2 ^{参 照 電 圧} (FPGA_DDR2_VREF) を供給 し ます。 こ の電源は、 イ ーサネ ッ ト PHY への 1.8V コ ア電圧に電源 供給す る こ と に留意 し て く だ さ い。

1. 理想的な イ ン ピーダ ン ス値を示 し てお り 、 実際の値は異な る 場合があ り ます。

表 3 : FPGA DDR2 イ ン タ ー フ ェ イ ス ピ ン配置

DDR2 ^信号 FPGA ^{ピ ン番号} DDR2 ^信号 FPGA ^{ピ ン番号}

FPGA_DDR_A0 J5 FPGA_DDR_LDM_0 V2

FPGA_DDR_A1 M8 FPGA_DDR_LDM_0 V1

FPGA_DDR_A2 M10 FPGA_DDR_LDM_1 R2

FPGA_DDR_A3 K4 FPGA_DDR_UDM_1 M6

FPGA_DDR_A4 K5 DDR2_ODT_Control G3

FPGA_DDR_A5 K2 FPGA_DDR_D0 U9

FPGA_DDR_A6 K3 FPGA_DDR_D1 V8

FPGA_DDR_A7 L3 FPGA_DDR_D2 AB1

FPGA_DDR_A8 L4 FPGA_DDR_D3 AC1

FPGA_DDR_A9 M7 FPGA_DDR_D4 Y5

FPGA_DDR_A10 M8 FPGA_DDR_D5 Y6

FPGA_DDR_A11 M3 FPGA_DDR_D6 U7

FPGA_DDR_A12 M4 FPGA_DDR_D7 U8

FPGA_DDR_BS0 K6 FPGA_DDR_D8 AA2

FPGA_DDR_BS1 J4 FPGA_DDR_D9 AA3

Intel 社 J3 パラ レル Flash

Flash メ モ リ は TSOP-56 パ ッ ケージの J3 Flash デバ イ ス で構成 さ れ、FPGA の専用 BPI コ ン フ ィ ギ ュ レーシ ョ ンポー ト に接続 さ れてい ます。Intel ^社の JS28F128J3D ^は、16Mb x 8 ^{で構成 さ れた} 128Mb のデバ イ ス です。 イ ン ス ト ール さ れた J3 デバ イ ス は、75ns でア ク セ スす る 非同期 メ モ リ を サポー ト し ます。Flash イ ン タ ーフ ェ イ スは 2 つのバン ク に分割 さ れてお り 、 バン ク 2 ^{に接続す る} 8 デー タ ビ ッ ト 以外はすべてバン ク 1 (3.3V) に接続 し ます。 バン ク 2 は 2.5V ま たは 3.3V の ど ち ら かに設定 さ れ る 可能性があ る ため、Texas Instruments ^社の SN74AVC8T245 デ ュ アル電源バ ス ト ラ ン シーバを介 し て、8 Flash デー タ ビ ッ ト がバン ク 2 に イ ン タ ーフ ェ イ ス さ れます。こ の際、Flash ラ イ ト イ ネーブル (FLASH_WE#) 信号が ト ラ ン シーバの方向を制御 し 、Flash ^{チ ッ プセ レ ク ト 信} 号 (FLASH_CS) が ト ラ ン シーバを有効に し ます。 こ の ト ラ ン シーバを介す る 場合の最大伝搬遅延 は 2.9ns ^で、75ns ^の Flash ア ク セ ス時間には大 き な影響を及ぼ し ません。 ジ ャ ンパ JP1 ^{は、 ピ ン} 2 お よ び 3 に分流を配置す る こ と で、Flash メ モ リ の書 き 込み禁止に使用で き ます。 デフ ォ ル ト 設定 では JP1 1:2 ^です。表 4 ^{に、パ ラ レル} Flash FPGA の イ ン タ ーフ ェ イ ス ピ ン配置の詳細を示 し ます。

FPGA_DDR_RAS# H1 FPGA_DDR_D10 Y1

FPGA_DDR_CAS# L10 FPGA_DDR_D11 Y2

FPGA_DDR_WE# L9 FPGA_DDR_D12 T7

FPGA_DDR_CS# H2 FPGA_DDR_D13 U6

FPGA_DDR_CKE L7 FPGA_DDR_D14 U5

FPGA_DDR_CLK_0 N1 FPGA_DDR_D15 V5

FPGA_DDR_CLK_0# N2 FPGA_DDR_D16 R8

FPGA_DDR_CLK_1 N5 FPGA_DDR_D17 R7

FPGA_DDR_CLK_1# N4 FPGA_DDR_D18 U1

MB_FB_CLK (出力) M2 FPGA_DDR_D19 U2

MB_FB_CLK (^入力) N7 FPGA_DDR_D20 P8

RST_DQS_DIV (出力) T10 FPGA_DDR_D21 P9

RST_DQS_DIV (^入力) T9 FPGA_DDR_D22 R5

FPGA_DDR_LDQS_0 V7 FPGA_DDR_D23 R6

FPGA_DDR_LDQS_#0 V6 FPGA_DDR_D24 P7

FPGA_DDR_LDQS_1 W3 FPGA_DDR_D25 P6

FPGA_DDR_LDQS_#_1 W4 FPGA_DDR_D26 T3

FPGA_DDR_UDQS_0 T5 FPGA_DDR_D27 T4

FPGA_DDR_UDQS_#0 U4 FPGA_DDR_D28 N9

FPGA_DDR_UDQS_1 R2 FPGA_DDR_D29 P10

FPGA_DDR_UDQS_#_1 R4 FPGA_DDR_D30 P4

FPGA_DDR_D31 P3

表 3 : FPGA DDR2 イ ン タ ー フ ェ イ ス ピ ン配置 (^続き)

DDR2 ^信号 FPGA ^{ピ ン番号} DDR2 ^信号 FPGA ^{ピ ン番号}

Intel 社 S33 シ リ アル Flash

SystemACE モ ジ ュ ール (SAM) コ ネ ク タ

Spartan-3A DSP ス タ ー タ プ ラ ッ ト フ ォームには、Spartan-3A DSP FPGA の コ ン フ ィ ギ ュ レーシ ョ ンに使用で き る SystemACE イ ン タ ーフ ェ イ ス向けの SAM 50 ^{ピ ン コ ネ ク タ} (J8) ^{を設けて あ り ま} す。 ア ヴ ネ ッ ト 社の SystemACE モジ ュ ール (DS-KIT-SYSTEMACE) を使用 し て、 こ れ ら 2 つの 機能が実行可能です。

表 4 : ^{パラ レル} Flash イ ン タ ー フ ェ イ スのピ ン配置

J3 Flash ^信号 FPGA ^{ピ ン番号} J3 Flash ^信号 FPGA ^{ピ ン番号}

FLASH_A0 AC23 FLASH_A18 J26

FLASH_A1 AC24 FLASH_A19 J25

FLASH_A2 R21 FLASH_A20 J21

FLASH_A3 R22 FLASH_A21 H21

FLASH_A4 T23 FLASH_A22 C26

FLASH_A5 T24 FLASH_A23 C25

FLASH_A6 R18 FLASH_WE# Y20

FLASH_A7 R17 FLASH_OE# AE26

FLASH_A8 R25 FLASH_CE# AE25

FLASH_A9 R26 FLASH_Reset# N24

FLASH_A10 M26 FLASH_D0 AF24

FLASH_A11 M25 FLASH_D1 AE18

FLASH_A12 L24 FLASH_D2 AF18

FLASH_A13 M23 FLASH_D3 Y15

FLASH_A14 N18 FLASH_D4 AE12

FLASH_A15 N17 FLASH_D5 AF12

FLASH_A16 N20 FLASH_D6 AF10

FLASH_A17 M20 FLASH_D7 AE10

表 5 : ^{シ リ アル} (SPI) Flash イ ン タ ー フ ェ イ スのピ ン配置

J3 Flash ^信号 FPGA ^{ピ ン} J3 Flash ^信号 FPGA ^{ピ ン}

SPISEL_1 W20 * SPI_SEL# AA7

SPISEL_1 W21 * SPI_CLK AE24

SPISEL_1 AD26 * SPI_MOSI AB15

SPISEL_1 AC25 * SPI_MISO AF24

ア ヴ ネ ッ ト 社の SystemACE モジ ュ ールの詳細は、www.em.avnet.com/systemace を参照 し て く だ さ い。 なお、 こ のモジ ュ ールは、 本ス タ ー タ キ ッ ト には含まれてい ません。

図 4 に、Spartan-3A DSP ボー ド のヘ ッ ダに接続 さ れた SystemACE モジ ュ ールを、表 6 に SAM コ ネ ク タ J8 の ピ ン配置を示 し ます。SAM ^{コ ネ ク タ} (^{ピ ン} 6) か ら の ク ロ ッ ク は、FPGA ^{バン ク} 2 ^の GCLK1 に配線 さ れます。

図 4 : SystemACE モ ジ ュ ールの相互接続

表 6 : SAM イ ン タ ー フ ェ イ ス信号 FPGA

ピ ン番号 SystemACE ^信号名 SAM ^{コ ネ ク タ ピ ン番号} SystemACE ^信号名 FPGA ピ ン番号

— 3.3 V 1 2 3.3V —

E23 JTAG_TDO 3 4 GND —

D4 JTAG_TMS 5 6 SAM_CLK AA14

G7 JTAG_TDI 7 8 GND —

A2 FPGA_PROGn 9 10 JTAG_TCK A25

— GND 11 12 GND —

V22 SAM_OEn 13 14 FPGA_INITn AA15

AC26 SAM_A0 14 16 SAM_WEn V24

AB23 SAM_A2 17 18 SAM_A1 AB26

50-pin Connector

(connects to a 50-pin 0.1" square post header on the main board) JTAG Test Port (inludes VCC and GND)

CF Connector

.... ...

SystemACE™

Controller

.... ...

28 4

JTAG Configuration Port

MPU Interface

Reset &

Clock 2

Power &

Ground 10

JTAG Configuration Port (includes VCC and GND for stand-alone operation)

6

Misc Signals

UGxxx_04_090407

イ ン タ ー フ ェ イ ス

Spartan-3A DSP FPGA は、 イ ーサネ ッ ト お よ び RS232 物理層 ト ラ ン シーバにア ク セ ス し て通信で き ま す。 ネ ッ ト ワ ー ク 通信は、 標準 GMII イ ン タ ー フ ェ イ ス を 介 し て Spartan-3A ^{に接続 さ れた} 10/100/1000Mb/s イ ーサネ ッ ト PHY か ら 提供 さ れます。PHY は標準 RJ45 コ ネ ク タ か ら 外部に接 続 し ます。FPGA フ ァ ブ リ ッ ク へのシ リ アルポー ト 通信は、DB9 DCE メ ス型 コ ネ ク タ を使用 し 、 RS232 ト ラ ン シーバを通 し て供給 さ れます。

その他のイ ン タ ーフ ェ イ ス には、Digilent ^{社のプラ グイ ンモジュ ール接続用} 0.1” 6 ^{ピ ンヘッ ダ} (2 ^つ)^、 Eridon 社のデバッ グモジュ ール接続用 7 ピ ンシリ アル ATA コ ネク タ (シリ アル ATA イ ン タ ーフ ェ イ ス ではない)^{、 およ び} SPI イ ン タ ーフ ェ イ ス 拡張用 0.1” 2 x 6 ヘッ ダがあり ま す。

National Semiconductor ^社の 10/100/1000 ^{イ ーサネ ッ ト} PHY

PHY ^は、National Semiconducor ^社の DP83865DVH Gig PHYTER“ V ^です。DP83865 ^{は、 同社} の Gig PHYTER V の低消費電力版であ り 、 コ ア電圧が 1.8V、I/O 電圧が 2.5V です。PHY は 3.3V の I/O も サポー ト し ますが、 ボー ド では 2.5V のオプシ ョ ンが使用 さ れてい ます。PHY ^{は統合型磁} 気通信モジ ュ ール (部品番号 1-6605833-1) を介 し て Tyco-AMP RJ-45 ジ ャ ッ ク に接続 さ れます。ま た、 こ のジ ャ ッ ク は 2 ^つの LED と こ れ ら に対応す る 抵抗、 お よ びその他複数の受動 コ ン ポーネ ン ト を統合 し ます。 外部 ロ ジ ッ ク を使用 し て、10、100、 お よ び 1000Mb/s 用の 3 つの リ ン ク イ ン ジ ケー タ が論理的に OR ^{接続 さ れ、}RJ-45 ジ ャ ッ ク の リ ン ク LED が駆動 さ れます。 外部 ロ ジ ッ ク は、

デフ ォ ル ト の ス ト ラ ッ プオプシ ョ ン用であ り 、 こ のオプシ ョ ンが変更 さ れ る と 、 動作 し ない可能性 があ り ます。 ス テー タ ス を表示す る ため、4 ^つの追加 LED がボー ド 上にあ り ます。 こ れ ら の LED

— 2.5V 19 20 SAM_A3 AB24

AA23 SAM_D0 21 22 2.5V —

U20 SAM_D2 23 24 SAM_D1 V21

AA25 SAM_D4 25 26 SAM_D3 AA24

U18 SAM_D6 27 28 SAM_D5 U19

Y23 SAM_D8 29 30 SAM_D7 Y22

T20 SAM_D10 31 32 SAM_D9 U21

Y25 SAM_D12 33 34 SAM_D11 Y24

T17 SAM_D14 35 36 SAM_D13 T18

V18 SAM_A4 37 38 SAM_D15 W23

AA22 SAM_A6 39 40 SAM_A5 V19

L23 SAM_IRQ 41 42 GND —

V23 Sam_RESETn 43 44 SAM_CEn V25

AB21 FPGA_DONE 45 46 SAM_BRDY P21

AB24 FPGA_CCLK 47 48 BITSTREAM* AF24

— GND 49 50 NC (Key) —

表 6 : SAM イ ン タ ー フ ェ イ ス信号 (^続き) FPGA

ピ ン番号 SystemACE ^信号名 SAM ^{コ ネ ク タ ピ ン番号} SystemACE ^信号名 FPGA ピ ン番号

はそれぞれ 10Mb/s、100Mb/s、1000Mb/s での リ ン ク お よ び全二重通信動作を示 し ます。PHY ク ロ ッ ク はそれ自体の 25MHz の ク リ ス タ ル (FOX FX325BS) で生成 さ れます。図 5 ^は、DP83865 ^ト ラ イ モー ド イ ーサネ ッ ト PHY への イ ン タ ーフ ェ イ ス を示すハ イ レベルのブ ロ ッ ク 図です。表 7 に、

FPGA ^での PHY 信号接続 を 一覧で示 し ま す。 こ れ ら の信号は、+1.8V ^の I/O ^{電圧に固定 さ れた} FPGA バン ク 3 に接続 さ れてい ます。PHY I/O 電圧要件を満たすため、+1.8V お よ び +2.5V 間で 電圧変換す る 必要があ り ます。

図 5 : 10/100/1000Mb/s ^{イ ーサネ ッ ト} イ ン タ ー フ ェ イ ス

表 7 : ^{イ ーサネ ッ ト} PHY イ ン タ ー フ ェ イ ス信号

イ ーサネ ッ ト PHY ^信号 FPGA ^{ピ ン イ ーサネ ッ ト} PHY ^信号 FPGA ^{ピ ン}

ETH_Tx_D J8 ETH_COL Y3

ETH_Tx_D J9 ETH_INT# J1

ETH_Tx_D B2 ETH_Rx_DV D1

ETH_Tx_D B1 ETH_Rx_ER J3

ETH_Tx_D G6 ETH_MCLK N6

ETH_Tx_D H7 ETH_Rx_CLK P1

ETH_Tx_D K9 ETH_Tx_CLK P2

ETH_Tx_D K8 ETH_Rx_D0 C2

ETH_Tx_EN D3 ETH_Rx_D1 G2

ETH_Tx_ER E4 ETH_Rx_D2 G5

data_tx[7:0]

clk_tx control_tx

data_rx[7:0]

clk_rx control_rx

Crystal 25Mhz National

10/100/1000 PHY

Spartan 3A DSP FPGA

gbe_rstn

TransmitReceive 10/100/1000 Magnetics RJ45 Connector

MDIA_P MDIA_N

LEDs MDIB_P

MDIB_N MDIC_P MDIC_N MDID_P MDID_N gtxclk

clk_to_MAC reset#

gbe_mclk

UGxxx_05_090407

PHY ア ド レ ス は、 デフ ォ ル ト で 0b00001 に設定 さ れてい ます。PHY ^{ア ド レ ス} 0b00000 ^{はテ ス ト} モー ド に予約 さ れてい る ため、使用は控え て く だ さ い。3 つのパ ッ ド を持つ抵抗ジ ャ ンパは ス ト ラ ッ ピ ン グ オプシ ョ ン の設定に使用 さ れ ます。 こ れ ら のジ ャ ンパ ス イ ッ チでは、 抵抗を移動す る こ と で設定が変更で き ます。 ス ト ラ ッ ピ ン グオプシ ョ ンお よ び LED の駆動の両方に使用 さ れ る デ ュ ア ルフ ァ ン ク シ ョ ン ピ ンには、それぞれ 2 つのジ ャ ンパがあ り ます。表では、デ ュ アルフ ァ ン ク シ ョ ンピ ン を ア ス タ リ ス ク で示 し ます。

表 8 ^{に示すデフ ォ ルト} オプショ ン では、 オート ネゴ シエーショ ン が有効、 完全二重通信モード 、 速 度表示が 10/100/1000 Mb/s、 PHY ア ド レ ス が 0b00001、IEEE 準拠およ び非準拠のサポート 、MDIX モード 以外ではス ト レ ート 型ケ ーブルを 使用、 オート MDIX モード が有効、 単一ノ ード (NIC) ^およ び CLK_TO_MAC が有効です。 こ れら と ほかの設定は、3 つのパッ ド を 持つ抵抗ジャ ン パで、 ジャ ン パピ ン 1 ^と 2 ^{ま たはジャ ン パピ ン} 2 ^と 3 のど ちら かに抵抗が接続する こ と で有効になり ま す。

ETH_GTX_CLK E3 ETH_Rx_D3 D2

ETH_MDC F4 ETH_Rx_D4 Ab3

ETH_MDIO F5 ETH_Rx_D5 Aa4

ETH_RST# G4 ETH_Rx_D6 Ab4

ETH_CRS G1 ETH_Rx_D7 Y4

表 8 : ^{イ ーサネ ッ ト} PHY ^{ハー ド ウ ェ ア} ス ト ラ ッ ピ ン グオプ シ ョ ン

機能 ジ ャ ンパの設定 抵抗 有効なモー ド

オー ト ネ ゴ シ エーシ ョ ン

JT8 : ピ ン 1-2

0Ω オー ト ネ ゴ シエーシ ョ ンが有効 (デフ ォ ル ト) JT9 : ^{ピ ン} 1-2

JT8 : ピ ン 2-3

0Ω オー ト ネ ゴ シエーシ ョ ンが無効 JT9 : ピ ン 2-3

全/半二重 通信*

JT10 : ピ ン 1-2

0Ω 全二重通信 (デフ ォ ル ト) JT10 : ^{ピ ン} 1-2

JT10 : ピ ン 2-3

0Ω 半二重通信

JT11 : ^{ピ ン} 2-3

表 7 : ^{イ ーサネ ッ ト} PHY イ ン タ ー フ ェ イ ス信号 (^続き)

イ ーサネ ッ ト PHY ^信号 FPGA ^{ピ ン イ ーサネ ッ ト} PHY ^信号 FPGA ^{ピ ン}

自動 MDIX モー ド では、 異な る ペア を 自動的に交換で き ま す。 こ れに よ り 、PHY は ス ト レ ー ト ケーブルま たは ク ロ ス オーバーケーブルを使用で き ます。1000Mb/s (ギガ ビ ッ ト イ ーサネ ッ ト) で 動作す る 場合は、CAT-5e ま たは CAT-6 イ ーサネ ッ ト ケーブルを使用 し ます。DP83865 のバ ウ ン ダ リ ス キ ャ ンテ ス ト ア ク セ スポー ト (TAP) コ ン ト ロ ー ラ は、通常動作時には リ セ ッ ト に設定す る 必要があ り ます。 こ の TAP のア ク テ ィ ブ Low の リ セ ッ ト ピ ン (TRST) が、 ボー ド 上の 1K の抵抗 に よ っ て Low にプルダ ウ ン さ れます。

RS232

RS232 ト ラ ン シーバは Texas Instruments 社の MAX3221 デバ イ ス です。こ の ト ラ ン シーバは 3.3V で駆動 し 、RS232 互換の出力レベルを生成す る 内部チ ャ ージポ ン プがあ り ます。RS232 ^{イ ン タ ー}

ス ピー ド 1*

JT12 : ^{ピ ン} 1-2 JT13 : ピ ン 1-1

(ス ピー ド 1 – 0)

0Ω

ス ピー ド の選択 : (オー ト ネ ゴ シエーシ ョ ン有効) ス ピ ード 1 ^{ス ピ ード} 0 ^{表示ス ピ ード}

1 1 1000BASE-T、

10BASE-T

1 0 1000BASE-T

0 1 1000BASE-T^、

100BASE-Tx

0 0 10BASE-T

デフ ォ ル ト : 1000BASE-T^、100BASE-TX^、 10BASE-T

ス ピー ド 0*

JT6 : ピ ン 1-2 JT7 : ^{ピ ン} 1-1

(^{ス ピー ド} 0 – 0)

0^Ω

PHY ア ド レ ス 0*

JT14 : ピ ン 1-2

0^Ω

PHY ア ド レ ス 0b00001 (デフ ォ ル ト) JT15 : ^{ピ ン} 1-2

JT24 : ピ ン 2-3

PHY ア ド レ ス 0b00000 JT25 : ^{ピ ン} 2-3

IEEE ^非準拠 モー ド

JT1 : ピ ン 1-2

1 K 準拠お よ び非準拠動作 (デフ ォ ル ト)

JT1 : ^{ピ ン} 2-3 Inhibits ^{非準拠動作}

手動の MDIX 設定

JT39 : ピ ン 1-2

1 K

ス ト レー ト ケーブルモー ド (デフ ォ ル ト)

JT2 : ^{ピ ン} 2-3 ^{ク ロ ス オーバーケーブルモー ド}

MDIX 自動 設定

JT4 : ピ ン 1-2

1 K

自動的なペア交換 – MDIX (デフ ォ ル ト) JT4 : ピ ン 2-3 ^{マニ ュ アル}プ リ セ ッ ト に設定 – ^{マニ ュ アル}

MDIX 設定 (JT12) 複数 ノ ー ド

有効

JT3 : ピ ン 1-2

1 K

単一 ノ ー ド – NIC (デフ ォ ル ト) JT3 : ピ ン 2-3 複数 ノ ー ド の優先順位 – ス イ ッ チ/ハブ MAC

イ ネーブルへの ク ロ ッ ク

JT5 : ピ ン 1-2

1 K

CLK_TO_MAC 出力有効 (デフ ォ ル ト)

JT5 : ピ ン 2-3 CLK_TO_MAC 出力無効

表 8 : ^{イ ーサネ ッ ト} PHY ^{ハー ド ウ ェ ア} ス ト ラ ッ ピ ン グオプ シ ョ ン (^続き)

機能 ジ ャ ンパの設定 抵抗 有効なモー ド

フ ェ イ ス は DB9 コ ネ ク タ P2 に接続 さ れます。 こ の RS232 イ ン タ ーフ ェ イ ス は、 ヌ ルモデム シ リ アルケーブルのみをサポー ト し ます。J11 ^を標準の PC ^{シ リ アルポー ト} (^{オ ス型} DB9) ^{に接続す る} には、 オ ス メ ス型シ リ アルケーブルを使用す る 必要があ り ます。表 9 に、RS232 イ ン タ ーフ ェ イ ス の FPGA ピ ン配置を示 し ます。

SPI ^の拡張

0.1” 2 x 6 ^{ヘ ッ ダ} (J10) ^{に よ っ て} FPGA ^の SPI イ ン タ ー フ ェ イ ス が拡張 さ れ ま す。SPI_SEL#^、 SPI_CLK、SPI_MOSI お よ び SPI_MISO の SPI 信 号 に 加 え て、4 つ の SPI セ レ ク ト 信 号 (SPISEL_1^、SPISEL_2^、SPISEL_3^{、 お よ び} SPISEL_4) が供給 さ れます。 すべての SPI ^{セ レ ク ト} 信号には 4.7K のプルア ッ プ抵抗があ り 、SPI_CLK には 4.7K のプルダ ウ ン抵抗があ り ます。 ま た、

J10 ^には 3.3V 電源お よ びグ ラ ン ド も 供給 さ れます。表 10 ^に、J10 接続について一覧で示 し ます。

Digilent 社のヘ ッ ダ

ラ イ ト ア ン グル型で ピ ンが 6 つ (1 x 6 メ ス) の Digilent 社のヘ ッ ダ (J6、J7) が、Spartan-3A DSP ス タ ー タ プ ラ ッ ト フ ォ ーム に 2 つあ り ま す。 各ヘ ッ ダは 3.3V の電源、 グ ラ ン ド 、 お よ び 4 ^つの I/O を供給 し ます。 外見上は SPI ポー ト に似てお り 、4 つの汎用 I/O と し て使用で き ます。

図 6 ^に Digilent 社のヘ ッ ダの ピ ン配置を、表 11 ^に FPGA の ピ ン配置を示 し ます。Digilent ^社のモ ジ ュ ールの詳細は、 次の ウ ェ ブサ イ ト を参照 し て く だ さ い。

http://www.digilentinc.com/Products/Catalog.cfm?Nav1=Products&Nav2=Peripheral&Cat=Peripheral 表 9 : RS232 ^信号

ネ ッ ト 名 説明 FGPA ^{ピ ン番号}

FPGA_RS232_Rx 受信デー タ 、RD N21

FPGA_RS232_Tx 送信デー タ 、TD P22

表 10 : SPI ^{コ ネ ク タ} (J10)

FPGA ^{ピ ン番号 信号} J10 ^{ピ ン番号} J10 ^{ピ ン番号 信号} FPGA ^{ピ ン番号}

W20 SPISEL_1 2 1 SPI_SEL# AA7

W21 SPISEL_2 4 3 SPI_MOSI Ab15

AD26 SPISEL_3 6 5 SPI_MISO AF24

AC25 SPISEL_4 8 7 SPI_CLK AE24

— GND 10 9 GND —

— 3.3V 12 11 3.3V —

Eridon ^{社のデバ ッ グ コ ネ ク タ} ( ^{シ リ アル} ATA コ ネ ク タ ではない )

シ リ アル ATA ^{コ ネ ク タ} (J3) ^は、Eridon ^{社のデバ ッ グ}モジ ュ ール使用の際に高速 イ ン タ ーフ ェ イ ス を 提 供 し ま す が、 汎 用 通 信 イ ン タ ー フ ェ イ ス と し て も 使 用 可 能 で す。 送 信 ペ ア (DBG_Tx_p/DBG_Tx_n) ^{お よ び受信ペア} (DBG_Rx_p/DBG_Rx_n) ^{がそれぞれ} 1 組みあ る と さ れ る 、2 つの 3.3V LVDS 差動ペアが こ の高速通信チ ャ ネルを実現 し ます。送信ペアの同相電圧は 3.3V への抵抗 R11 お よ びグ ラ ン ド への抵抗 Ｒ8 ^{に よ っ て} 1.25V に設定 さ れます。 受信ペアの 100^Ωの 差動終端は、 抵抗 R10 に よ っ て供給 さ れ ます。 公称 ト レー ス イ ン ピーダ ン ス は 50Ωで、49.9Ω の直列抵抗が FPGA の近 く に配置 さ れてい ます。表 12 ^に、FPGA ^への J3 信号の接続を示 し ます。

詳細は、www.eridon.com を参照 し て く だ さ い。

図 6 : Digilent ^{社ヘ ッ ダ ピ ン配置}

表 11 : Digilent ^{社ヘ ッ ダ接続}

J6 ^信号 FPGA ^{ピ ン} J7 ^信号 FPGA ^{ピ ン}

DIGI2_1 K19 DIGI1_1 L18

DIGI2_2 K18 DIGI1_2 L17

DIGI2_3 F22 DIGI1_3 E24

DIGI2_4 G22 DIGI1_4 F23

J7

+3.3V

DIGI1_1 GND

DIGI1_2 DIGI1_3 DIGI1_4

J6

+3.3V

DIGI2_1 GND

DIGI2_2 DIGI2_3 DIGI2_4

UGxxx_06_090407

表 12 : Eridon ^{社デバ ッ グ コ ネ ク タ} (J3)

J3 ^{ピ ン番号 信号名} FPGA ^{ピ ン}

1 GND —

2 DBG_Tx_n D26

3 DBG_Tx_p E26

4 GND —

5 DBG_Rx_n J20

VGA 出力

図 7 に示す よ う に、Spartan-3A DSP ス タ ー タ プ ラ ッ ト フ ォームには、 抵抗分割ネ ッ ト ワー ク を用 い、RGB ^{色ご と に} 4 ビ ッ ト を使用す る VGA ビデオ出力があ り ます。 こ の抵抗分割ネ ッ ト ワ ー ク は、 各色で 510、1K、2K、 お よ び 4K です。3 つの抵抗分割ネ ッ ト ワ ー ク は、DB15 コ ネ ク タ P1 に出力 さ れ ま す。 平行お よ び垂直同期信号は、FPGA に よ っ て生成 さ れ、P1 に供給 さ れ ま す。 ま た、25.175MHz ク ロ ッ ク (VGA 解像度) がボー ド に追加 さ れ、バン ク 1 の RHCLK2 (P26) で FPGA に直接出力 さ れます。 こ の ク ロ ッ ク は、FPGA コ ン ト ロ ー ラ で出力の タ イ ミ ン グお よ び イ メ ージ と 同期信号生成に使用 さ れ る 必要があ り ます。表 13 に、VGA ピ ン割 り 当て を一覧で示 し ます。

6 DBG_Rx_p J10

7 GND —

表 12 : Eridon ^{社デバ ッ グ コ ネ ク タ} (J3) (^続き)

J3 ^{ピ ン番号 信号名} FPGA ^{ピ ン}

図 7 : VGA ^出力

表 13 : VGA ^{ピ ン割 り 当て}

VGA ^信号 FPGA ^{ピ ン} VGA ^信号 FPGA ^{ピ ン}

DAC_G0 M19 DAC_R0 L20

DAC_G1 M18 DAC_R1 K20

DAC_G2 J23 DAC_R2 F25

DAC_G3 J22 DAC_R3 F24

DAC_B0 L22 DAC_VSYNC K25

DAC_B1 K21 DAC_HSYNC K26

DAC_B2 G23 CLK_25.175MHz P26

DAC_B3 G24

Spartan 3A DSP

Resistor- Divider Network

Resistor- Divider Network

Resistor- Divider Network

DAC_G[0:3]

DAC_B[0:3]

DAC_R[0:3]

DB15 (P1)

DAC_VSYNC DAC_HSYNC

Green (analog )

Blue (analog )

Red (analog )

UGxxx_07_090407

その他の I/O

Spartan-3A DSP ^{ス タ ータ} プラ ッ ト フ ォ ーム には、8 ^つの DIP ^{ス イ ッ チ、}4 ^{つのユーザープ ッ シ ュ} ボ タ ン、8 つのユーザー LED があ り ま す。表 14 に、 こ れら の FPGA への接続の詳細を 示し ま す。

DIP ^{ス イ ッ チは} FPGA ^{のバン ク} 0 に接続さ れ、 こ れら のス イ ッ チを オフ にする 場合は、 各ス イ ッ チ が Low にプルダウ ン さ れま す。 オン にする 場合は、 バン ク 0 の I/O 電圧 (VCCO_0) の設定に従っ て、 対応する FPGA ^{ピ ン が} 2.5V ^{ま たは} 3.3V にプルアッ プさ れま す。DIP ス イ ッ チと 同様に 4 ^つの ユ ーザ ー プ ッ シ ュ ボ タ ン も Low に プ ルダ ウ ン さ れ、 ボ タ ン を 押すと 対応する FPGA ピ ン が VCCO_0 の値にプルアッ プさ れま す。LED ^へ High ^{で駆動する と 、}LED ^{が点灯し ま す。}

拡張 コ ネ ク タ

Spartan-3A DSP ス タ ー タ プ ラ ッ ト フ ォ ーム は、2 つの EXP 拡張 コ ネ ク タ で カ ス タ マ イ ズ さ れた ユーザーアプ リ ケーシ ョ ンの ド ー タ カー ド お よ び イ ン タ ーフ ェ イ ス に拡張機能を提供 し ます。ボー ド 上の EXP 拡張 コ ネ ク タ は、2 つのハーフ カー ド EXP モジ ュ ールま たは、1 つのデ ュ アルス ロ ッ ト EXP モジ ュ ールをサポー ト 可能です。既製の EXP モジ ュ ールお よ びユーザー開発のモジ ュ ール

表 14 : デバイ スおよびピ ン割 り 当て

デバイ ス 名前 FPGA ^{ピ ン}

DIP ス イ ッ チ

SW3.1 A7

SW3.2 G16

SW3.3 E9

SW3.4 D16

SW3.5 D19

SW3.6 B24

SW3.7 A5

SW3.8 A23

プ ッ シ ュ ボ タ ン

SW5 (SWITCH_PB1) J17

SW6 (SWITCH_PB2) J15

SW7 (SWITCH_PB3) J13

SW8 (SWITCH_PB4) J10

LED

LED1 (D14) P18

LED2 (D13) P25

LED3 (D12) N19

LED4 (D11) K22

LED5 (D10) H20

LED6 (D9) G21

LED7 (D8) D24

LED8 (D7) D25

は、 共に Spartan-3A DSP ス タ ー タ プ ラ ッ ト フ ォームに容易に接続可能で、 メ イ ンボー ド のバ ッ ク エン ド アプ リ ケーシ ョ ンに機能を追加 し ます。

EXP イ ン タ ー フ ェ イ ス

EXP ^{仕様では、}132 ^{の ピ ン コ ネ ク タ} (24 ^の電源 I/O^、24 ^{の グ ラ ン ド} I/O^{、 お よ び} 84 ^{のユーザー} I/O) を定義 し てい ます。Saprtan-3A DSP ス タ ー タ プ ラ ッ ト フ ォームに イ ンプ リ メ ン ト さ れた標準 の EXP コ ン フ ィ ギ ュ レ ーシ ョ ン では、 全部で 168 ^{のユーザー} I/O に対 し て、 デ ュ アル ス ロ ッ ト EXP コ ン フ ィ ギ ュ レーシ ョ ン の 2 つの コ ネ ク タ (Samtec 社部品番号 QTE-060-09-F-D-A) を使用 し てい ます。 ジ ャ ンパを使用す る と 、EXP ^ユーザー I/O ^{の電圧レベルを} 2.5V ^{ま たは} 3.3V ^に設定 可能です。図 8 に示す よ う に、EXP I/O に接続す る FPGA のバン ク の VCCO 電圧を設定す る こ と で、JP2 ^{お よ び} JP3 ^{は、 それぞれ} JX1 ^と JX2 ^{と 表示 さ れた} EXP ^{コ ネ ク タ の} I/O ^{電圧を設定 し ま} す。表 15 に EXP 信号の概要を、表 17 に EXP コ ネ ク タ JX1 の、表 18 に EXP コ ネ ク タ JX2 の FPGA ピ ン配置を示 し ます。表 16 ^{お よ び表} 17 には、 コ ネ ク タ の中央にあ る コ ネ ク タ グ ラ ン ド ブ レー ド (回路図お よ び PCB では、122 〜 131 番) が示 さ れてい ません。 厳密に言えば、 こ れ ら はピ ンではな く 、 本資料ではピ ン と し て扱っ てい ません。

EXP 仕様では、4 つのユーザー信号 タ イ プ を定義 し ます。

こ れ ら は、 シ ン グルエン ド I/O^{、 差動} I/O、 差動お よ びシ ン グルエン ド ク ロ ッ ク 入力、 差動お よ び シ ン グルエ ン ド ク ロ ッ ク 出力です。FPGA の I/O はシ ン グル エ ン ド ま たは差動の両方に コ ン フ ィ ギ ュ レ ーシ ョ ン で き る ため、EXP 仕様で定義 さ れた差動 I/O は両方の役割を果たす こ と がで き ま す。 差動 I/O 信号はすべて、 最終アプ リ ケーシ ョ ンの要件に従っ て、 差動ペア ま たはシ ン グルエン ド 信号 と し て コ ン フ ィ ギ ュ レーシ ョ ン可能です。差動信号の供給に よ っ てベース ボー ド お よ び EXP モジ ュ ール間に よ り 高性能の LVDS イ ン タ ーフ ェ イ ス が イ ンプ リ メ ン ト で き ます。高速 A/D、D/A、 お よ びフ ラ ッ ト パネルデ ィ ス プ レ イ への接続は、 こ の信号の コ ン フ ィ ギ ュ レーシ ョ ン に よ っ て可 能です。 シ ン グルエン ド 信号のみが必要な アプ リ ケーシ ョ ン では、 各 コ ネ ク タ に全部で 84 あ る シ

図 8 : EXP I/O ^電圧設定

User I/O EXP Connector

“JX2”

3.3V

2.5V

3.3V

2.5V JX2_VCCO

EXP Connector

“JX1"

JP2 JP3

Spartan 3A DSP Bank 0

Bank 2 + Bank 1 (8 I/O’s)

Vcco Vcco

User I/O

VCCO _0

JX1_VCCO

VCCO _2

UGxxx_08_090407

ン グルエン ド I/O (デ ュ アル ス ロ ッ ト コ ン フ ィ ギ ュ レーシ ョ ンでは、 全部で 168) に対 し て、 各差 動ペア を 2 ^{つのシ ン グル}エン ド 信号 と し て使用で き ます。

2 つの EXP コ ネ ク タ に接続す る Spartan-3A DSP FPGA のユーザー I/O ピ ン を次の表に示 し ます。

Spartan-3A DSP ^{ス タ ー タ} プ ラ ッ ト フ ォームの Samtec ^社 QTE ^{コ ネ ク タ プ ラ グ} (^部品番号 : QTE- 060-09-F-D-A) は、ド ー タ カー ド にあ る Samtec 社 QSE 高性能レ セプ タ ク ル (部品番号 : QSE-060- 01-F-D-A) に接続 し ます。 ま た、Samtec ^社は、JX1 ^{お よ び} JX2 コ ネ ク タ に接続す る 高性能 リ ボ ン ケーブル も 提供 し てい ます。

表 15 : EXP ^{コ ネ ク タ 信号}

ネ ッ ト 名 信号の説明 量 デ ュ アルス ロ ッ

ト ご と の量

EXPx_SE_IO シ ン グルエン ド I/O 34 68

EXPx_SE_CLK_IN シ ン グルエン ド ク ロ ッ ク 入力 2 4

EXPx_DIFF_p/n 差動 I/O ペア 22 44

EXPx_DIFF_CLK_IN_p/n 差動 ク ロ ッ ク 入力ペア、

グ ロ ーバル

1 2

EXPx_DIFF_CLK_OUT_p/n 差動 ク ロ ッ ク 出力ペア 1 2

合計 64 168

表 16 : EXP ^{コ ネ ク タ} JX1 ^{ピ ン配置} FPGA

ピ ン番号 ネ ッ ト 名 EXP コ ネ ク タ

ピ ン番号 (JX1) ^{ネ ッ ト 名}

FPGA ピ ン番号

C22 EXP1_SE_IO_0 2 1 EXP1_SE_IO_1 G20

A22 EXP1_SE_IO_2 4 3 EXP1_SE_IO_3 G19

- 2.5V 6 5 2.5V -

C21 EXP1_SE_IO_4 8 7 EXP1_SE_IO_5 E21

B21 EXP1_SE_IO_6 10 9 EXP1_SE_IO_7 D23

- 2.5V 12 11 2.5V -

C20 EXP1_SE_IO_8 14 13 EXP1_SE_IO_9 B23

B20 EXP1_SE_IO_10 16 15 EXP1_SE_IO_11 C23

- 2.5V 18 17 2.5V -

A20 EXP1_SE_IO_12 20 19 EXP1_SE_IO_13 D22

D20 EXP1_SE_IO_14 22 21 EXP1_SE_IO_15 D21

- 2.5V 24 23 2.5V -

- 2.5V 24 23 2.5V -

B19 EXP1_SE_IO_16 26 25 EXP1_SE_IO_17 F20

A19 EXP1_SE_IO_18 28 27 EXP1_SE_IO_19 H17

- 2.5V 30 29 2.5V -

C18 EXP1_SE_IO_20 32 31 EXP1_SE_IO_21 F19

B18 EXP1_SE_IO_22 34 33 EXP1_SE_IO_23 G17

- 2.5V 36 35 2.5V -

A18 EXP1_SE_IO_24 38 37 EXP1_SE_IO_25 K16

C17 EXP1_SE_IO_26 40 39 EXP1_SE_IO_27 F17

B14 EXP1_DIFF_CLK_IN_p 42 41 EXP1_SE_IO_28 D18

A14 EXP1_DIFF_CLK_IN_n 44 43 EXP1_SE_CLK_IN J14

- GND 46 45 GND -

D17 EXP1_SE_IO_30 48 47 EXP1_SE_IO_29 E17

B17 EXP1_SE_IO_31 50 49 EXP1_SE_CLK_OUT G10

GND 52 51 GND -

D16 EXP1_DIFF_p20 54 53 EXP1_DIFF_p21 B15

C15 EXP1_DIFF_n20 56 55 EXP1_DIFF_n21 A15

- GND 58 57 GND -

D13 EXP1_DIFF_p18 60 59 EXP1_SE_IO_32 C16

C12 EXP1_DIFF_n18 62 61 EXP1_SE_IO_33 J16

- GND 64 63 GND -

A12 EXP1_DIFF_p16 66 65 EXP1_DIFF_p19 F15

B12 EXP1_DIFF_n16 68 67 EXP1_DIFF_n19 E15

- GND 70 69 GND -

A4 EXP1_DIFF_CLK_OUT_p 72 71 EXP1_DIFF_p17 E14

B4 EXP1_DIFF_CLK_OUT_n 74 73 EXP1_DIFF_n17 F14

- GND 76 75 GND -

C11 EXP1_DIFF_p14 78 77 EXP1_DIFF_p15 G15

D11 EXP1_DIFF_n14 80 79 EXP1_DIFF_n15 H15

C10 EXP1_DIFF_p12 82 81 EXP1_DIFF_p13 G12

D10 EXP1_DIFF_n12 84 83 EXP1_DIFF_n13 H12

- 3.3V 86 85 3.3V -

- 3.3V 86 85 3.3V -

B13 EXP1_RCLK_DIFF_p10 88 87 EXP1_DIFF_p11 E12

表 16 : EXP ^{コ ネ ク タ} JX1 ^{ピ ン配置} (^続き) FPGA

ピ ン番号 ネ ッ ト 名 EXP ^{コ ネ ク タ}

ピ ン番号 (JX1) ^{ネ ッ ト 名}

FPGA ピ ン番号

C13 EXP1_RCLK_DIFF_n10 90 89 EXP1_DIFF_n11 F12

A9 EXP1_DIFF_p8 94 93 EXP1_DIFF_p9 J12

B9 EXP1_DIFF_n8 96 95 EXP1_DIFF_n9 K12

- 3.3V 98 97 3.3V -

A8 EXP1_DIFF_p6 100 99 EXP1_DIFF_p7 A10

B8 EXP1_DIFF_n6 102 101 EXP1_DIFF_n7 B10

- 3.3V 104 103 3.3V -

B7 EXP1_DIFF_p4 106 105 EXP1_DIFF_p5 E10

C7 EXP1_DIFF_n4 108 107 EXP1_DIFF_n5 D9

- 3.3V 110 109 3.3V -

B6 EXP1_DIFF_p2 112 111 EXP1_DIFF_p3 C8

C6 EXP1_DIFF_n2 114 113 EXP1_DIFF_n3 D8

表 17 : EXP ^{コ ネ ク タ} JX2 ^{ピ ン配置} FPGA

ピ ン番号 ネ ッ ト 名 EXP ^{コ ネ ク タ}

ピ ン番号 (JX1) ^{ネ ッ ト 名}

FPGA ピ ン番号

V16 EXP2_SE_IO_0 2 1 EXP2_SE_IO_1 AE25

Y17 EXP2_SE_IO_2 4 3 EXP2_SE_IO_3 AF25

- 2.5V 6 5 2.5V -

AA18 EXP2_SE_IO_4 8 7 EXP2_SE_IO_5 AE23

AC20 EXP2_SE_IO_6 10 9 EXP2_SE_IO_7 AF23

- 2.5V 12 11 2.5V -

AA17 EXP2_SE_IO_8 14 13 EXP2_SE_IO_9 AD22

AC19 EXP2_SE_IO_10 16 15 EXP2_SE_IO_11 AE21

- 2.5V 18 17 2.5V -

AB18 EXP2_SE_IO_12 20 19 EXP2_SE_IO_13 AD21

V15 EXP2_SE_IO_14 22 21 EXP2_SE_IO_15 AC21

- 2.5V 24 23 2.5V -

W15 EXP2_SE_IO_16 26 25 EXP2_SE_IO_17 U23

AB16 EXP2_SE_IO_18 28 27 EXP2_SE_IO_19 U24

- 2.5V 30 29 2.5V -

表 16 : EXP ^{コ ネ ク タ} JX1 ^{ピ ン配置} (^続き) FPGA

ピ ン番号 ネ ッ ト 名 EXP ^{コ ネ ク タ}

ピ ン番号 (JX1) ^{ネ ッ ト 名}

FPGA ピ ン番号

M21 EXP2_SE_IO_20 32 31 EXP2_SE_IO_21 AD20

AC16 EXP2_SE_IO_22 34 33 EXP2_SE_IO_23 AF19

- 2.5V 36 35 2.5V -

U22 EXP2_SE_IO_24 38 37 EXP2_SE_IO_25 AE19

AC15 EXP2_SE_IO_26 40 39 EXP2_SE_IO_27 AD19

AA13 EXP2_DIFF_CLK_IN_p 42 41 EXP2_SE_IO_28 R20

Y13 EXP2_DIFF_CLK_IN_n 44 43 EXP2_SE_CLK_IN AF13

- GND 46 45 GND -

V14 EXP2_SE_IO_30 48 47 EXP2_SE_IO_29 R19

U15 EXP2_SE_IO_31 50 49 EXP2_SE_CLK_OUT Y14

- GND 52 51 GND -

V10 EXP2_DIFF_p20 54 53 EXP2_DIFF_p21 AD14

W10 EXP2_DIFF_n20 56 55 EXP2_DIFF_n21 AC14

- GND 58 57 GND -

V13 EXP2_DIFF_p18 60 59 EXP2_SE_IO_32 K23

W13 EXP2_DIFF_n18 62 61 EXP2_SE_IO_33 M22

- GND 64 63 GND -

Y12 EXP2_DIFF_p16 66 65 EXP2_DIFF_p19 AB12

AA12 EXP2_DIFF_n16 68 67 EXP2_DIFF_n19 AC12

- GND 70 69 GND -

W17 EXP2_DIFF_CLK_OUT_p 72 71 EXP2_DIFF_p17 AE17

V17 EXP2_DIFF_CLK_OUT_n 74 73 EXP2_DIFF_n17 AD17

- GND 76 75 GND -

V12 EXP2_DIFF_p14 78 77 EXP2_DIFF_p15 AF20

W12 EXP2_DIFF_n14 80 79 EXP2_DIFF_n15 AE20

AD11 EXP2_DIFF_p12 82 81 EXP2_DIFF_p13 AE9

AC11 EXP2_DIFF_n12 84 83 EXP2_DIFF_n13 AF9

- 3.3V 86 85 3.3V -

AF14 EXP2_RCLK_DIFF_p10 88 87 EXP2_DIFF_p11 AE8

AE14 EXP2_RCLK_DIFF_n10 90 89 EXP2_DIFF_n11 AF8

- 3.3V 92 91 3.3V -

表 17 : EXP ^{コ ネ ク タ} JX2 ^{ピ ン配置} (^続き) FPGA

ピ ン番号 ネ ッ ト 名 EXP ^{コ ネ ク タ}

ピ ン番号 (JX1) ^{ネ ッ ト 名}

FPGA ピ ン番号

コ ン フ ィ ギ ュ レーシ ョ ン

Spartan-3A DSP ^{ス タ ー タ} プ ラ ッ ト フ ォームは、4 ^{つのモー ド で} FPGA を コ ン フ ィ ギ ュ レーシ ョ ン で き ま す。 こ れ ら の モー ド は、JTAG、 パ ラ レ ル Flash、 シ リ ア ル Flash、 お よ び SystemACE モ ジ ュ ール (SAM) ^です。SAM ^では、FPGA ^{をバ ウ ン ダ リ ス キ ャ ン}モー ド で コ ン フ ィ ギ ュ レーシ ョ ン し ます。 シ リ アルお よ びパ ラ レル Flash デバ イ ス では、JTAG コ ネ ク タ を介 し てプ ロ グ ラ ム可能 です。JTAG ^{接続では、}FPGA (3SD1800A) のみがボー ド に繋が っ てい ま す。 シ リ アル Flash^{、 パ} ラ レ ル Flash、 お よ び SystemACE については、 本資料で前述 し てい ま す。 コ ン フ ィ ギ ュ レーシ ョ ンジ ャ ンパ M[2:0] の設定に よ っ て、 こ れ ら の コ ン フ ィ ギ ュ レーシ ョ ンのいずれ も ソ ース と し て使 用可能です。

バ ウ ン ダ リ ス キ ャ ン モー ド を介 し て Spartan-3A DSPをプ ロ グ ラ ムす る には、図 9 ^{に示す よ う に、}

ボー ド でパ ラ レルに配線 さ れた、2 つの イ ン タ ーフ ェ イ ス の う ち 1 つに JTAG ダ ウ ン ロ ー ド ケーブ ルが接続 さ れてい る 必要があ り ます。 ダ ウ ン ロ ー ド ケーブルは、 リ ボ ン ケーブル付 き の 2mm ^間隔 の 14 ピ ンでヘ ッ ダ (J2) ま たは、フ ラ イ ン グ リ ー ド 付 き の 0.1” ヘ ッ ダ (J4) のいずれかに接続で き ます。 ザ イ リ ン ク ス パ ラ レルケーブル IV が使用 さ れてい る 場合は、 リ ボ ン ケーブル コ ネ ク タ は 調整済みの J2 コ ネ ク タ に接続 し ます。 ザ イ リ ン ク ス プ ラ ッ ト フ ォーム USB ケーブル も 、 直接 J2

コ ネ ク タ に接続 し ます。

AB9 EXP2_DIFF_p8 94 93 EXP2_DIFF_p9 AD7

AC9 EXP2_DIFF_n8 96 95 EXP2_DIFF_n9 AE7

- 3.3V 98 97 3.3V -

Y10 EXP2_DIFF_p6 100 99 EXP2_DIFF_p7 AC6

AA10 EXP2_DIFF_n6 102 101 EXP2_DIFF_n7 AD6

- 3.3V 104 103 3.3V -

V11 EXP2_DIFF_p2 112 111 EXP2_DIFF_p3 AE4

U11 EXP2_DIFF_n2 114 113 EXP2_DIFF_n3 AF4

- 3.3V 116 115 3.3V -

AF5 EXP2_DIFF_p0 118 117 EXP2_DIFF_p1 AE3

AE6 EXP2_DIFF_n0 120 119 EXP2_DIFF_n1 AF3

表 17 : EXP ^{コ ネ ク タ} JX2 ^{ピ ン配置} (^続き) FPGA

ピ ン番号 ネ ッ ト 名 EXP ^{コ ネ ク タ}

ピ ン番号 (JX1) ^{ネ ッ ト 名}

FPGA ピ ン番号

図 9 : コ ン フ ィ ギ ュ レーシ ョ ン コ ネ ク タ

GND

+2.5V TMS TCK TDI TDO n/c n/c

J2

J4

+2.5V

TMS TCK

TDO

TDI GND

UGxxx_09_090407

コ ン フ ィ ギ ュ レーシ ョ ン モー ド

次の表に、 ジ ャ ンパ JP9 を使用 し た Spartan-3A DSP コ ン フ ィ ギ ュ レーシ ョ ン モー ド を示 し ます。

すべてのモー ド ジ ャ ンパ (PUDC_B ^{ピ ン を含む}) はプルア ッ プ さ れ、 ジ ャ ンパの導入に よ っ て グ ラ ン ド に接続 し ます。図 10 に コ ン フ ィ ギ ュ レーシ ョ ン ジ ャ ンパ JP9 を示 し 、図 19 に JP9 での さ ま ざ ま な コ ン フ ィ ギ ュ レーシ ョ ン設定を示 し ます。表 18 ^に Spartan-3A DSP FPGA ^{で可能なすべて} のモー ド を示 し ますが、BPI、SPI お よ び JTAG モー ド のみが Spartan-3A DSP ス タ ー タ プ ラ ッ ト フ ォームでサポー ト さ れてい ます。

PROGと 表示 さ れたプ ッ シ ュ ボ タ ンは、FPGA PROG ピ ン に接続 さ れ、 プルア ッ プ さ れます。 こ のボ タ ン を押す と 、PROG を グ ラ ン ド に接続 し ます。 ボ タ ン を リ リ ースす る と 、JP9 ^{の設定に従っ} て再 コ ン フ ィ ギ ュ レーシ ョ ンが初期化 さ れ ます。FPGA の DONE ピ ンがアサー ト さ れ る と 、 青色 LED (D1) が点灯 し ます。 ジ ャ ンパ (JP7) ^は PROG を グ ラ ン ド に接続 し ます。 こ れは、SPI Flash ^の Direct SPI のプ ロ グ ラ ミ ン グ中に使用 さ れます。

表 18 : FPGA コ ン フ ィ ギ ュ レーシ ョ ン モー ド ジ ャ ンパ (JP9) 設定

モー ド PC ^プル ア ッ プ

コ ン フ ィ ギ ュ レーシ ョ ン モー ド ジ ャ ンパ

1-2 (M2) 3-4 (M2) 5-6 (M2) 7-8 (PUDC_B)

マ ス タ シ リ アル あ り ク ロ ーズ ク ロ ーズ ク ロ ーズ ク ロ ーズ マ ス タ シ リ アル な し ク ロ ーズ ク ロ ーズ ク ロ ーズ オープン

ス レーブシ リ アル あ り オープン オープン オープン ク ロ ーズ

ス レーブシ リ アル な し オープン オープン オープン オープン

マ ス タ SPI あ り ク ロ ーズ ク ロ ーズ オープン ク ロ ーズ

マ ス タ SPI ^{な し ク ロ ーズ ク ロ ーズ オープン オープン}

BPI ^{ア ッ プ あ り ク ロ ーズ オープン ク ロ ーズ ク ロ ーズ} BPI ア ッ プす な し ク ロ ーズ オープン ク ロ ーズ オープン ス レーブパ ラ レル あ り オープン オープン ク ロ ーズ ク ロ ーズ

ス レーブパ ラ レル な し オープン オープン ク ロ ーズ オープン

JTAG あ り オープン ク ロ ーズ オープン ク ロ ーズ

JTAG な し オープン ク ロ ーズ オープン オープン

図 10 : コ ン フ ィ ギ ュ レーシ ョ ン ジ ャ ンパ (JP9)

GNDM0

JP9

M1 M2 PUDC_B

GND GND GND

Pulled High

UGxxx_10_090407

ボー ド の電源

5V、6A、RoHS 準拠の電源は、 ほ と ん ど のアプ リ ケーシ ョ ン開発でボー ド に十分な電源を供給で き ます。 電源は、 バレ ルジ ャ ッ ク J5 を介 し て供給 さ れます。Texas Instruments ^社の TPS3828 ^電 源監視回路は入力 さ れ る +5V の電源を監視 し 、 入力電源が安定す る ま で、 すべての電力変換を停 止 し ます。図 11 ^{に、 安定 し た} +5V (CH1) 電源が供給 さ れた後、PTH_INH# ^信号が High ^{にな る と} き の TPS3828 の動作を示 し ます。チ ャ ネル 2、3 お よ び 4 (3.3V、2.5V お よ び 1.2V) は、PTH_INH#

が High ^{にな っ た後、}TPS3828 200ms に よ っ て動作を許可 さ れます。 ス ラ イ ド ス イ ッ チ SW1 ^は、

オ ン に設定 さ れ る ま で変更 さ れ ま せん。Texas Instruments 社の PTH05050WAZ 6A 電源モジ ュ ー ルは、+2.5V ^{お よ び} +3.3V の電源レールの作成に使用 さ れます。+1.2V ^{の電源レール （}VCC_INT) は、Texas Instruments 社の PTH04000WAZ 3A パ ワーモジ ュ ールで作成 さ れます。こ れ ら の ス イ ッ チ変換は 650kHz ^〜 750kHz の領域の ス イ ッ チ ン グ ス パ イ ク を示す可能性が あ り ま す。 し たが っ て、PTH05050WAZ お よ び PTH04000WAZ それぞれの出力にあ る PI フ ィ ル タ が、 こ れ ら の過渡 信号を最小限に抑え る ために使用 さ れます。

プ ロ ト タ イ プの計測に基づ き 、1.2V の PTH04000 回路は出力電圧を若干増加す る よ う に調整 さ れ ま し た。FPGA ^{で電圧は約} 20mV 低い と 計測 さ れ ま し た。 し たが っ て、PTH04000 ^{の設定抵抗は} TI デー タ シー ト での算出に基づ き 、 電圧を 20mV 上昇 さ せ る よ う 変更 さ れま し た。 抵抗 R42 は通 常 26.1K のはずですが、 こ のボー ド では 24.3K ^です。

DDR2 0.9V 参照電圧 と 終端電圧 (FPGA_DDR2_VREF、FPGA_0.9V_TT)、DDR2 メ モ リ の 1.8V 電源レールお よ び DP83865 イ ーサネ ッ ト PHY コ ア電圧は、Texas Instruments 社の TPS51116 同 期型バ ッ ク コ ン ト ロ ー ラ の周辺に設計 さ れた ス イ ッ チ ン グ電源に よ っ て供給 さ れ ま す。+1.2V、 +2.5V お よ び +3.3V の電源 レ ールは、 し き い値以上に達す る ま で、 ア ク テ ィ ブ Low の リ セ ッ ト (PO_RESET#) を 供 給 す る よ う に 監 視 さ れ て い ま す。 プ ッ シ ュ ボ タ ン ス イ ッ チ (SW4) は、

PO_RESET# を手動で作成す る ために使用 さ れ る こ と があ り ます。LED D6 ^は、PO_RESET# ^がア ク テ ィ ブに駆動 さ れ る 場合に点灯 し ま す。LED ^の D16^、D17 ^{お よ び} D18 ^{は、 それぞれ} +1.2V^、 +2.5V お よ び P3.3V を示すため点灯 し ます。

図 11 : ^{電源の適用}

UGxxx_11_090407

さ ま ざ ま な電源レールの電流は、 ジ ャ ンパ JP10 (+3.3V)、JP14 (+2.5V)、JP6 (+1.8V)、 お よ び JP5 (+1.2V) の分流を な く すか、 各ピ ンに電流計を配置す る こ と で計測で き ます。 こ れ ら のジ ャ ンパは 2 x 2 で、 充分な通電容量を供給す る ため、 それぞれ 2 つの分流が必要です。 し たがっ て、 ユーザー は両方の分流が通常動作のために適切な場所にあ る こ と を確認す る 必要があ り ます。

ユーザーは、JP11 ピ ン を 2:3 (デフ ォ ル ト では 1:2) にジ ャ ンパ し て、Spartan-3A DSP の低消費電 力 SUSPEND モー ド を使用可能です。AWAKE LED (D15) ^が SUSPEND ^{モー ド} ス テー タ ス を示

し ます。

さ ま ざ ま な FPGA 電源レールの適切なデカ ッ プ リ ン グは非常に重要で、 こ の設計ではザ イ リ ン ク ス アプ リ ケーシ ョ ン ノ ー ト XAPP623 http://direct.xilinx.com/bvdocs/appnotes/xapp623.pdf に従い作 成 さ れてい ます。表 19 ^に、Spartan-3A DSP ^{ス タ ー タ} プ ラ ッ ト フ ォ ーム のデカ ッ プ リ ン グの手法 を示 し ます。

ボー ド ク ロ ッ ク

Spartan-3A DSP ス タ ー タ プ ラ ッ ト フ ォームには、4 つの ク ロ ッ ク ソ ース があ り ます。

• GCLK7 (バン ク 0) に接続 さ れた 125MHz のオシ レー タ 。

• RHCLK2 (バン ク 1) に接続 さ れた 25.175MHz のオシ レー タ (主に VGA タ イ ミ ン グ用)。

• GCLK14 (^{バン ク} 2) に接続 し たハーフ サ イ ズのオシ レー タ の ソ ケ ッ ト 。 ユーザーは こ のオシ レー タ を イ ン ス ト ールす る 必要があ る 。

表 19 : FPGA デ カ ッ プ リ ングキ ャ パシ タ

3.3V 2.5V バン ク 0 ^{バン ク} 2 1.8V 1.2 V 0.9V 電源/GND

ペアの総数 9 14 9 9 9 23 9 総数

470uF 1 1 1 1 1 1 0

タ ン タ ル キ ャ パシ タ

4.7uF

AVX TAJD477K004R 6

4.7uF (0603) 2 2 2 2 2 4 0

セ ラ ミ ッ ク キ ャ パシ タ

4.7uF 0603

PIC ECJ1VB0J475M 14

1.0uF (0402) 3 4 3 3 3 7 5

セ ラ ミ ッ ク キ ャ パシ タ 41.0uF

0402

PIC EJC-EB0J105M 28

.01uF (0201) 5 8 5 5 5 13 5

セ ラ ミ ッ ク キ ャ パシ タ 0.01uF

0201

PIC ECJZEB0J103K 46

キ ャ パシ タ の

実数 11 15 11 11 11 25 10