産業用パワーMOS FET Dシリーズ，Dシリーズの開発

特集

最新半導体技術

産業用パワーMOS

FET

DⅢシリーズ,DIVシリーズの開発

DevelopmentofD‖,DIV Series

_PowerMOS

FET

パワーMOS

_{FETにおいて,オン抵抗,破壊耐呈を中心に性能向上を図った}

DⅢ,DIVシリーズを開発した｡伏耐圧素子の低オン抵抗化では,MOS

LSIの

微細化プロセス技術の進歩に伴いユニットセルの大きさを縮小し,耐口三60Vク

ラスで単位'曲積当たr)のオン抵抗220m口･mm2を達成した｡破壊耐量の札_王二に

ついては,ゲート保護ダイオードや保護抵抗を内蔵し,静電破壊耐量を確保し

た｡さらにMOS部のユニットセルに寄生的に構成されるバイポーラトランジス

タの動作を抑制し,L負荷アバランシュ耐量,内蔵ダイオードの破壊耐量を従来

品の2倍以上向上した｡一方,ライフタイムコントロールプロセスを導入し,

内蔵ダイオードの逆回復時間を120nsと高速化した｡また,低オン抵抗Pチャネ

ル素子の適用により,低損失で使い勝手の良い特性を持つ,DⅢ-Pチャネルシ

リーズの製品系列を拡充した｡

□

緒

言

近年,各種電独分野や電動機制御分野では,高効率･小形

化･低騒斉化のために,機器の高周波化を進めておr),この

ニーズに合ったパワー素･ナとしてパワーMOS

FET(MOSField

EffectTransistor:電界効果トランジスタ)が注目され,その

件能向上が求められている1)｡

パワーMOS FETはMOS _{FETの持つ高速件と破壊に強い}

という特徴により,約10年前からスイッチング素子として注 Ilされ,さらに最近のMOS LSIのプロセス技術の進歩により, 素子の微細化が可能となった〔,これと同時にデバイスシミュ レータ削)の活用により,構造の最適化が能率よく行われ,オ ン抵抗を飛躍的に小さくできるようになった2)｡ 一方,高惟能化という点ではオン抵抗の低減だけでな〈, 高速動作時に凶路のインダクタンスから発生するサージ電圧 に対して填れないための破壊耐量をはじめ,ゲートに人る静 電サージに対しての破壊耐呈も必要となる｡ さらにパワーMOS _{FETに内蔵される高速ダイオードを積} 極的に使用する場合,このダイオードの高速惟,高破壊耐量 ※1)二次元数値解析により,素子の構造,プロセスから,特性, 電界分布を計算するプログラムである｡ ∪.D.C.る21.382.323.02る

飯島哲郎*

大高成雄*

高川恭一*

森川正敏**

71′ねん(/ノ/〃ナノ77/J 5/どな(フ｢ノり(ノJ〟んr/ 〟1′∂/(､ん/7七んr脚7〃′〟 ノlグ〟∫〟〆り∫ん7止れr∼々〟〃-〟 が重要な特性になる｡ 本稿ではこれらさまぎまな要求特件に対し,最近開発した DⅢ,DIVシリーズパワーMOS

_{FETにおける惟能向上の技}

術について説明する｡

8

応用分野と技術課題

パワーMOS FETの応用分野とLては主にスイッチングレ ギュレ一夕,DC/DCコンバータをはじめとした電線分野を中 心に,各種電動機駆動用素子や,自動車,OA機器などに使用 されるスイッチ素子などがあげられる｡さらに照明機器など のインバータ回路や,医療機器で使用される超音波発振回路, モニタの水平出力回路などさまぎまな分野に需要が泣こがって いる｡ これらの需要に応じた素子の最大定格電J主と電流の関係を 図1に示す｡〕最大定格電圧は12Vから1,500Vまでに,また擬 人定格電流は2()111Aから5nAまでをカバーしている｡同凶小 の各分野での機器動向として,高効率化,小形化,高信頼怖 が共通してあげられ,表1に示すように主な応用分野ではさ らに特有な素子への要求特性が求められている｡そこでこれ ら要求特性を満足するために,低オン抵抗化,高破壊耐呈な

どの素子の高件能化が必要となる｡

* H立製作所)l仁導体設計開発センタ ** H立製作所中央研究所

1288 _日立評論 VOL.72 _{No.12(199Dほ)} 100 10 整流 ダイオード 無接点スイッチ OA用 玩具用 電動裁判和 DC/DC (スイッチング電源) 民生 家電用 電動機制御 インバ…タ 小信号 一蝦用 0 (三紫紺蟹他 0 0 0.001 0.0001 高速LS-用 LCD 発り 揮モ 不メ 産業用 電動機制御 インバータ ME拝】 遮音;皮応用 FDD プラズマ EL 計測器 応用 10 100 1､000 _10,000 定格電圧(∨) 注:略語説明 _{ME(MedlCalEquIPment),FDD(F10PPyDiscDHve)} LCD(+l叫dCrlStalDevICe),Eし(ElectronlC+umLneSCenCe)

図I MOS _{FETの応用分野}

一般的に消費電力IW以上をパワー素 子と呼ぶが,パワーMOS _{FETの応用分野(回申闘部)としては小信号素子} (lW以下)の範囲まで,用途は拡大している｡

臣l高性能パワーMOS

FET 3.1低オン抵抗素子 低オン抵抗化は熱損失の低減だけでなく,チップ面積の縮 小,すなわちコスト低減に結び付くため最も重要な要求特性 になる｡図2に示すように,耐圧60Vクラスを中心とした低 耐圧素子では,1個1個のMOS _{FEl､を構成するユニットセ} ルを微細化プロセスの適用により,小さくすることで低オン 抵抗化が図れる｡日立製作所ではレイアウトルールを5ドmの DⅡシリーズから3I▲mのDⅢシリーズ,さらに2ドmのDIVシ リーズと微細化を進め,図3のようにチップ面積に対するオ ン抵抗の関係を改善し,DIVシリーズで耐圧60Vクラスで単 位面積当たりのオン抵抗220m臼･mm2まで低減した｡ 一￣方,このオン抵抗はMOS FETを駆動する回路によって 影響を受ける｡最近はOA分野,自動車分野などでパワーMOS FETをCMOSロジックやTTL(TransistorTransistorLogic) から直接駆動するため,ゲート電圧が4Vでも十分オン抵抗が 下がっていなければならない｡さらに,今後はハイサイドスイ ッチ回路※2)で,電源電圧に電池(3V)を使用する場合,ゲート ※2)MOS FETが負荷を介して接地されている回路で,OA機器 や自動車でよく使用される｡ 表lパワーMOS _{FETの応用分野の要求仕様 応用横器はその分野での代表例であり,その他にも多くの応用機器が存在する｡特に自動車分野} は,今後カーエレクトロニクスの需要に引かれ応用機器も増加していく｡ 応用 分野 応用機器 商品,技術動向 デ バ _{イ ス 要 式 仕 様} 電 気 的 特 性 破 壊 耐 量 低オン 抵抗 低電圧 4V馬区動 低入力 容量 高速 ダイオ -ド +負荷 アノヾラ ン′シェ 内蔵 ダイオ 一ド 静電 破壊 ス イ ツ チ ンー グ 電 源 照明インノヾ一夕

蓋蓋孟三笠慧率一志妄言孟孟芸

◎

○

◎

◎

○

ノートフ∴ノクパソコン 小形･軽量イヒ -■■- 低‡員失化 電池駆動 低電圧駆動

◎

㊥

○

○

VTR,ACアダプタ 小形･軽量化 一■■･ 高周波化 イ象イ武格化 _{スナパレス化}

◎

◎

◎

○

電 動 機 制 御 インノ(一夕ロボット 低雑音化 高周波化 -ヰー 制御精度向上 ′=1k-20k

◎

◎

◎

◎

○

OA機器,小形電動機 小形･軽量化 一寸- 回路簡素化 制御精度向上 高周波化

㊥

㊥

○

◎

◎

○

自 動 車 アクチュエータ, リレー代替

冠詰MOS)一言孟芸完駆動

◎

◎

(珍

◎

注:略語説明ほか _{パソコン(パ【ソナルコンピュータ),マイコン(マイクロコンピュータ),B■P(バイポーラ)◎:(重要),○(要)}

産業用′†ワーMOS FET _{DⅢシリーズ,DlVシリーズの開発1289} (セルサイズ) Ⅰ(30上⊥m) ′ ⅠⅠ(20トm) ′ ′′ 計算値 一一 ′ 000 500 0 0 0 5 (N∈∈望ヒ)媒世∴七G亡=-部位慣せ琳 10 __一-イー●1 / ′ ノ■ 一′ ノl J■ ′ ′ / ′ ′ ′ ′ ■′ ∫ ′ⅠⅠⅠ(12トm) 実測値 ゲート酉変化膜厚([m) ■ 50 ● 35 ▲ 20 10 30 50 耐 _圧(∨) 100 図2 単位面積当たりのオン抵抗と耐圧の関係 300 低耐圧素子では セルサイズを小さくしていくと,オン抵抗を低減することができる｡し かし,300V以上の高耐圧素子ではこの関係は明確に現れない｡ 電圧が2.5Vで十分動作することが必要になる｡そこでパワー MOS _{FETのしきい値電圧※二i〕を下げるためにゲート酸化膜の} 薄膜化や,チャネル部の濃度,チャネル長を制御する｡図4 はDⅢシリーズでの耐圧12VクラスのPNコンプリメンタリ素 子2SK1579,2SJ244のオン抵抗とゲート電圧の関係である｡ ゲート電圧2.5Vでも十分オン抵抗が下がっており電池駆動回 路に十分適応できる｡ 3.2 破壊耐量の向上

(1)静電破壊耐量の向上

パワー素子といってもMOS構造である限り,静電サージが ゲート電極に印加され酸化膜が填れると素子は永久破壊する｡ その対策として,ゲート∼ソース間に保護ダイオードを内蔵 した｡これはゲート電極と同じ多結晶シリコン中にPN接合の ダイオードを厚い酸化膜上に形成している｡そのため基板と 電気的に分離することができ,寄生効果によるサイリスタ動 作が抑制できる｡また,ゲート保護抵抗を挿入した場合,ス イッチング特性が低+Fするが,抵抗値を適当に選定すること 0.2 0.1 0.05 2 1 0 ∩) 0 0 (望uO叱 媒潜入七 低損失 5 2 0 0 0 0 0 0

＼ト｡＼

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高性能 微細化推移 60V素子

嶽

口lI(130k)一DIIl(290k)→DⅣ(510k) 桓)(ら(垂 ㊥㊥@ @@㊤ ()UnitCe什数/cm2

〔

日立DII 日立DIll 日立DⅣ シリーズ 2.5V駆動シリース 高速シリース 高静電耐量シリーズ 1 2 5 10 20 50 100 低価格 チップ面積(mm2) 注:略語説明 _{尺0∩(オン抵抗)}

図3 低耐圧パワーMOS _{FETの性能比車交} パワーMOS FETはMOS

FETの小さなセルが並列に接続されているため,チップ面積を広くとると オン抵抗が小さくなる｡したがって,いかに小さい面積で低いオン抵抗 を得るかが,性能向上の鍵(かぎ)となる｡ 1,0 (:∃ 旨 0･5 〔く 2S+244 2SK1579 血=0.5A 血=1A 0 1 2 3 4 VGS(∨) 注:略語説明 血(ドレーン電流) 叱5(ゲート電圧:Pチャネル素子の場合,負バイアスとなる｡) 図4 2.5V駆動素子のオン抵抗とゲート電圧の関係 ゲート電圧 が低下すると,チャネル部の抵抗が急激に増大するため,オン抵抗が大 きくなる｡2SK1579,2S+244はしきい値電圧を′トさくし,ゲート電圧Z.5 Vでも低オン抵抗を維持している｡ により応用上問題ないものにすることができ,さらに,図5

に示すようにゲート配線上に挿入することで静電破壊耐量が

向上する｡図6はDIVシリーズでの保護ダイオードおよび保 ※3)ドレーン電流が流れ始めるときのゲート電圧(いん√.)である｡N ※4)パワーMOS FETは負荷にIJ成分を持つ回路で使用される場 チャネル素子では0V以上の抗力をエンハンスメント形,0V以下 合が多く,Lから発生する誘導起電力によって素子がアバラ をデブレッション形でlさ二別する｡便宜的にH∴∼(off)で表される｡ ンシュ降伏し破壊するため,アバランシュ破壊とも言う｡

1290 _日立評論 VO+.7Z _{No.12(柑90-12)} (a)チップ外観 (b)ゲート保護抵抗部 注:略語説明 G(ゲートボンディングパッド),S(ソースボンディングパッド) 図5 ゲート保護抵抗挿入部 ゲートボンディングパッドからソー スボンディングパッドに向かって延びるゲート配線上に抵抗を挿入し, Alパターンでこれを接続する｡ 100

望

†朴50 +せ ば

￣●￣●￣●小て￣0づ￣0￣○㌔■…叩￣∇■叩■て

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〔'=200pF G(ゲートトS(ソース) 間に旬,中春1回印加 0 100 200 300 ゲート保護 )ダイオードあり I l l l l l l O ＼ ＼ ○ ヽヽ 0 ＼ 1-･∇--1 ー仇 抵 椙

潮

■1--1--∇l‥----t一一 ･オ′一 _ド 護イ 保ダ ゲート保護ダイオード ＋ゲート保護抵抗 ---⊥--一一--_池_b_{400 500 (う00} 印加電圧(∨) 700 800 図6 静電破壊試験結果(耐圧60V,オン抵抗50m9素子) 素子 のゲート酸化膜の破壊電圧よりも低い電圧で,保護ダイオードが降伏す るため,酸化膜自体に印加される電圧が軽減し,さらに保護抵抗の挿入 により,MOS部の電圧上昇はほとんどなくなる｡ 護抵抗を内蔵した素子の破壊耐竜の向_卜の様子を示したもの である｡ (2)L負荷破壊耐量削)の向上 回路臼体のインダクタンスや,浮遊インダクタンスから発 生するサージ電圧によr),パワーMOS _{FETが破壊する場合} がある｡これはユニットセル中に寄生的にバイポーラトラン

ジスタ(ソース層がエミッタ,チャネル層がベース,ドレーン

基板がコレクタに相当)が図7のように形成されているため, サージ電圧によってこれが動作し一部のセルに電流集中が起 こる｡この対策として,ベース領域の一部を深くしベース幅

を広げる構造に加え,ソース直下のベース層に高濃度層を形

成した構造によr),寄生バイポーラトランジスタのゐ什とベー ゲ ドレーン

｡g｡1

￣卜l

CgsT

Cbs

1｡｡｡

RB

T

ソース Tr ゲート ソース シンク Jh ヽ N十 RB 一 Cgd Cbs P Tr Ccb N￣ N十 ドレーン 図7 _{ユニットセルの断面構造と等価回路(Nチャネル素子の場合)} パワーMOS _{FETのユニットセル部では,チャネル形成時に寄生的にバ} イポーラトランジスタがMOS部と並列に形成されるため,これが動作す るとゲート電圧では制御できなくなり破壊に至る｡ ス抵抗を￣卜げ,図8に示すように耐庄500Vクラスの素子でL 負荷耐量を2倍以上に改善した｡ (3)内蔵ダイオード破壊耐呈の向上 電動機制御回路やインバータ回路のように,ソース∼ドレ ーン間に等価的に形成された内蔵ダイオードを,回生電流の 引き抜きダイオード(転流ダイオード)として使用する場合が ある｡図9は照明機器のインバータ担川各にパワーMOS FET を使用した例である｡動作波形でみると,内蔵ダイオードに 過渡的に電流が流れている様子がわかる｡このとき,ダイオ ードの順方向電流によりドレーン基板中に多数のキャリヤが 蓄積される｡これがダイオードの回復時に1個1個のユニッ トセルに注入される際,1か所に集中すると寄生バイポーラ トランジスタが動作し破壊に至る｡これを防止するため,セ ル構造を改良しキャリヤの注入をより均一化した｡この結果, 改良前後では図川に示すとおり,ダイオードのスイッチング スピードを上げても十分大きな順方向電流を流すことができ る｡ 3.3 _{内蔵ダイオードの高速化} 前述の内蔵ダイオードは,機器の高速化に伴いスイッチン グスピードを向上する必要がある｡特に騒音対策から,動作 周波数は￣叶聴周波数を超える20kHz以上になるため,ダイオ ード部の損失が全体の機器の損失に大きな影響を与える｡図11

産業用ノヾワーMOS FET _{DⅢシリーズ,DI17シリーズの開発1291} Vβ♪=50V vGS=15V L=100州 Jβ=30A 100ト+H ん Vc5 レβS D,∪.T _50V 20トS/dい 10A/div lOO舟∨ BR Vcs=15V 15 蒜10 意 雲 ₅ 50日 (a)測定回路 改善前 八一=15個 改善後 〃=20個 (b)動作波形

覇葛層艶蘭撫

10 20 注:略語説明ほか 整流器 しl〕 AC 入力 (し 30 40 50 破壊電涜(A) DUT(Device〕nder Test),○(飽和による非破壊),△(破壊) 60 70 図8 _{L負荷アバランシ工破壊耐量} ドレーン電流/′ノを流した状態で,これを急にオフすると川0トIHの

インダクタンスにより,誘導起電力LX笠が発生し素子に印加される｡印加時間は短いが印加電圧が大きいた

め素子は降伏現象を起二し,この状態で寄生バイポーラトランジスタが動作しやすくなる｡ 貰光灯ランプ Lt

≠

｢+.小

パワーMOSFET

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01 ＼ ハし 托 lC レ7c〔･ Vo 0 一ド/ ヽ ∼ ダイオ 短縮電流

[品晋謝

t七】 l七2

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0-01オン Olオン エ1 ＼ Jf､2 / 且2 ＼ ￡♪11 Q2オン 02オン (a)インバータ回路図 (b)動作波形(J=50kHz) 図9 80W蛍光灯照明インバータ回路と動作 QlとQ2のパワーMOS FETが交互に動作し,内蔵ダイオードにも順方向電流が交互に流れるとき, 過渡的に異常動作が発生しダイオードに短絡電流が流れる｡ は電動機制御回路にパワーMOS FETをん日用した場合の損失

と動作周波数の関係を示したものであー),20kHz以上ではダ

イオードの逆帥夏時間fγrによる損失(同図中④部)が支配的に

なる3)｡ この′rrを短くするための手段として,ドレーン基板へのラ イフタイムコントロールを行った｡図12はライフタイムコン トロールを導入したDⅢ-HFシリーズ2SK1518と,これを実施 していない同一定格の従来品2SKl170の′rr波形を示したもので

1292 日立評論 VOL.72 _{No.】2‥990-12)} V(1(▼1 Vc〔,2

直幸

0 0 5 2 (<) 0 5 2

一-k∼柵革+-七†一吼樫官

0,5 0.3 古♪1 エーr +｢+ ノ 凡: D〕T (a)ダイオード耐量の評価回路

○-｡､監_｡∫

口 l l ●l 〔測定条件〕 Vcc=350V 7t=25℃ t七s=O P什･=10トS

恒㌔

g,,(逆回復時間)

屈

匝亘r

Vββ (リカバリ電流) 10 20 50 100 200 5001000 --=====フ･一l-d∠/d∼(Aルs) (b)ダイオード耐量の比較データ 注:略語説明 _{dよ/d=ダイオード順方向電涜をOFFし,逆方向電涜が} 流れるときの切換スピードである｡.) 図10 ダイオード耐量の比較データ _{テスト用デバイスの内蔵ダイ} オードに順方向電流を流し,上段のMOS _{FETの立ち上りスピードを調整} しながら,順方向電流をオフするとき,切換スピードd//drを速くしてい 〈と,リカバリ電流が増大し破壬表しやすくなる｡ ある｡これにより,従来品では500nsのJ汀を120nsに低減でき, ダイオードのスイッチング損失を十分小さくした｡ 3.4 _{Pチャネルの高性能化} Pチャネル素子はキャリヤが正孔であるため,Nチャネル素 子に比べキャリヤの移動度が小さく,同一チップサイズでは

野里

_{題斡召肝囁瀾雌批腰細醜}

立宴E拡匪室温電設既題意

過重囁敬意山善暗冊馳臣喜

喜坂

野電撃∃物療顔面顧

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彗帝撫責材

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喜田喝葛旺髄

岳曲曲

耶革覇

者ヨ温故泡雪監

酵槻堺闇現職

圏室攣嘩園観嘘

(a)DIIl-HFシリーズ(2SK1518) 000 800 600 400 (き) 水 和什 200 0 V′c ‖r ′ 仲

戸

L州Tノ

辞･シ

帖β=300V,ル=20 dよ/d亡=200Aルs 亡γγ=1ト⊥S 廠 3 10 動作周波数J(kHz) 30 100 注:A∵部(ダイオード部の逆回復時間けrによるターンオン損失) ･･自･部(MOSFETのオン抵抗損失) 図Il動作周波数と損失配分 周波数が低い領域ではオン抵抗ロス (⑧)が支配的であるが,20kHz以上になると明らかにfγγの影響によるター ンオン損失(④)が支配的になる｡ 約2.5倍のオン抵抗となる｡すなわち,同一オン抵抗とするに は,チップ面積をNチャネル素子の2.5倍にする必要がある｡ このため,コストアップや小形パッケージでの低オン抵抗化 が困雉といった理由からその用途は限られていた｡ しかし,近年Nチャネル素子同様,微細化技術の進歩によ り,低耐圧素了せ中心に大幅にオン抵抗を低減することがで き,応用範困も拡大された｡主な用途としてはモータドライ

ブIu=格であり,図13に示すようにNチャネル素子と相補(コン

プリメンタリー)で使用することによりNチャネル素子だけの

回路に比べ部品点数で約‡に低減できる｡また,自動車分野,

遜控

丑臣嘲革我意嗣周覧日払雌

静観頚岳責屯召革磯部

鉱毒監課題琵既洩皿Ⅱ髄∃脛

僻岳配 軌冒臣室鞄童換地耶艶塾

冊常闇室聯

至芸蓋芸豊野蓋監蓋岳監

2丑題藍彗監芯畏室琵因召取血電挺

題押

∃払醜宅配宅配闇

套璧聖霊田近酔槻髄表叫出敵地 顎匹

(b)DIII-Hシリーズ(2SKl170) 注:DIlI-HFシリーズは,従来品(D血-Hシリーズ)に対し内蔵ダイオードをライフタイムコントロールじよって高速化した製品である｡ 図12 内蔵ダイオードの逆回復時間rγr HFシリーズはFRD(FastRecoveryDiode)として使用可能な内蔵ダイオードを持っており,高速スイッチ ングでもタイオードのスイッチングロスを十分小さくできる｡

産業用パワーMOS FET _{DⅢシリーズ,DIVシリーズの開発1293} OA機器などハイサイドスイッチとして使用する回路でも,ド ライブ回路が大幅に簡素化できる｡ Pチャネル素子は寄生バイポーラトランジスタがPNP形で構 成されるためみEが低く,同一構造のNチャネル素子に比べ破 壊耐量が大きい｡したがって,Nチャネル素子のようには破壊

耐量の制約を受けず,低オン抵抗化が可能となる｡特にDⅢ-Pチャネルシリーズでは低電圧駆動に対応するため,しきい値

電圧を精度よく下げ,鴨s(off)競5)を-1.0Vから▼2.0Vの間

とした｡DⅢ-Pチャネルシリーズのラインアップを表2に示す｡ 今後,Pチャネル素子は駆動回路の点から使い勝手の良い素子

としてさらに製品系が拡充され,性能も向上していくと考え

られる｡

ロ

バッケージの多様化

パワーMOS _{FETも電子機器の′ト形化,薄形化の要求を背} 景としたパワートランジスタ全体のパッケージ動向の小で, 表面実装化,マルチナップ搭載による稜合化といったパッケ ージの多様化が進んでいる｡ 表面実装外形は,小信号トランジスタですでにユーザーに 浸透しているが,パワー素子でもDPAK外形,LDPAK外形紺 といった70WクラスのTOⅣ220外形相当までを製品化している｡

---J方,複合化としては単一チップやP/Nコンプリメンタリー

として2種類のチップを搭載した多ピン外形のアレーを製品

化した｡表2はDⅢシリーズでの面付けパッケージとアレーの ラインアップをホすものである｡

8

将来の動向

パワーMOS FETの高性能化は,微細化プロセス技術, CAD技術の進歩により大きく前進してきたが,ユーザーから の多様なニーズにけん引されている面も大きく,表3に示す ように各分野に特有の性能向上が必要になる｡ 特に低耐圧素子では微細化の効果が大きいことからLSlのメ モリセル技術を利用し,サイドウォールスペーサ毀7やU溝構 造を採用した実験が報告され,単位面積当たr)のオン抵抗を 耐上土60Vクラスで156m9･mm2まで小さくしている4)｡一方, 高耐圧素子ではMOS _{FETの電圧駆動とバイポーラトランジ} スタの大電流特件を兼ね備えたIGBT(InsulatedGateBipolar Transistor)が電動機制御やインバータの分野で注目されてお r),ここでもサイドウォール構造を利用した完全自己整合構 ※5)ゲートカットオフ電庄:ドレーン電流を下げていくとき,あ る任意の電流になったときのゲート電圧を便宜上カットオフ 電仁仁と呼ぶ｡ ※6)DI)AKは5∼20Wクラスまで出ノJがとれるレジンモールド 外形として,またIJDPAKは,さらに75Wまで出力がとれる レジンモールド外形として製占㍍とされている｡ ○

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01 04 010 ｢--+-1Qlll

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Q7Q8Q13

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Qh Q9 l同左- l ll +--｢-+ 注:略語説明 _{01,Q2(ホトカブラ),QlO-012(PチャネルパワーMOS} F巨T) Q3∼09(ドライブ用トランジスタ),O13-015(NチャネルパワーMOS FET) 項 目 P/Nチャネル コンプリメンタリー構成 全Nチャネル構成使用 上アーム 下アーム 上アーム 下アーム トランジスタ 9 12 12 12 抵 抗 9 ₁₅ 15 15 ホトカブラ 3 3 3 3 駆動電源部 5 5 _{15 5} 合 計 26 35 45 35 61 80 注:単位(個数) 図13 Pチャネルー,NチャネルパワーMOS FET使用時の駆動回路構 成 インバータの上アームにPチャネルを,下アームにNチャネルを使 用すれば馬区動電源としては上･下アーム=国ずつでよいことになり,主 要部晶点数をNチャネル素子だけの回路構成と比重交すると約24%減となる｡

造による高惟能化が図られている5)･6)｡このように今後も低オ

ン抵抗に対しては,破壊耐量を維持して,かついっそう徴紬 化プロセスによるユニットセルの縮′トが進むと考えられる｡ また,機器の動作周波数が電源分野をlトL､に高まる小で, MOS容量の低減を臼的とした構造が幾つか提案されている7)｡ これらの構造はチャネル部以外のゲート電極部を除いたり,

またこの酸化膜を厚くしたりするほか,N形ドレーン基板の表

面に浅いⅠ)形領域を形成するため,よりいっそうの微細化プロ セス技術が必要となる｡ さらに,今後大きな市場になる自動車分野ではますます高 信頼惟が要求され,特にエンジンルーム内での実装を考慮し

た場合,孤AX.(最大接合温度)の保証を現在の150℃から

175℃へ上げる必要がある｡このため,これに対ん㌫した熟スト レス試験が実施されることから,チップ構造だけでなくパッ ケージ全体も含めた信頼度設計が重要になってくる｡ ※7)ゲート電極_1二に酸化膜を堆(たい)模した後,異方性エッチン グによってゲート電極端の側耐こだけ酸化膜を残し,これを 眉間膜の一部として利用する｡

1294 日立評論 VOL.72 _{No.12(1990--12)} 表2 _{DⅢシリーズの面付けパッケージとアレーバッケージのライ} ンアップ 面付けパッケージはUPAK,DPAK,LDPAKの3外形があり, 50品種が製品化されている｡また,アレー外形も3外形で揃え,14品 種が製品化きれている｡ 外形 外形図 品 名 主 要 特 性 帖ノ≠ (〉) ん (A) Pch (W) 斤ル､･(｡｡)(10V) typ Max UPAK

_句声

2SK1579 12 2 l 0.25** 0.35** 2S+224 _{ー12 -2} l 0.8** l.2** ZSK】772 30 l l 0.7* 0.9* 2SK1697 60 0.5 l 】.8* 25* DPAK 2S+柑2 _-60 -3 20 0.35* 0.50* 2SK1299 100 3 ZO 0.3* 0.45* 2SK】254 120 3 20 0.35* 0.55* 2S+234 _{-30 -2.5} JO 0.5ホ 0.7* 2SKl152 500 l.5 20 4.0 6.0 2SK1838 250 0.5 10 5.5 8.0 LDPAK 2S+242 _{-60 130} 75 0.07* 0.09* 2SK1622 60 25 50 0.05* 0.06* 2SK16Z3 100 20 50 0.085* 0.12* 2SK1636 250 15 75 0.22 0.27 2SK1316 500 8 60 0.6 0.8 2SK1528 900 4 60 3.0 4.0 SP-10 ■l≠ 4AK】7 60 10 28 0.033 0.045 4AK21 100 8 Z8 0.07 0.09 4AK22 120 3 28 0.3 0.4 4AM12 60 -60 8 -8 28 0.06 0.09 0.075 0.12 SP-12 て･恥. 6AMll 60 -60 5 -5 36 0.13 0.15 0.17 0.2 SP-】2TA 〔9 (Q 6AM12 60 -60 7 -7 42 0.13 0.15 0.】7 0.2 6AM13 60 -60 10 -10 42 0.06 0.09 0.075 0.12 ) * ( * * 注 _{囲みは,開発中の品種を示す｡} 測定条件…帖ノJ=4V,-4〉 測定条件･･･帆∴､=2.5V,-2.5〉

凶

結

言 パワーMOS _{FETのオン抵抗,破壊耐量を小心にした電気}

的性能を大幅に向上したDⅢ,DIVシリーズを開発した｡

特に低耐圧素子では微細化プロセス技術の進歩により,耐 圧60Vクラスの素子で単位面積当たりのオン抵抗で220m9･ mm2を実現した｡ また,破壊耐量の向__Lについても種々の改善が進められて きたが,これらの改善はオン抵抗を含めたパワーMOS FET

の特性を維持したままで実現できた｡しかし,今回述べた静

表3 今後の動向と素子の対応 個別半導体として低オン抵抗化の 他に,高周波化 低電圧駆動化が今後の素子動向となるが,一方でTemp FETに代表される付加機能素子のような多機能化も注目すべき動向である｡ 応用 分野 応用機器 今後の市場動向 素子の対応 ス イ ツ チ ン グ 電 源 ノートブックバソ コン 低電圧化 5→3V _{●2.5V駆動} OA･通信 小形化200kHz-1MHz ●ゲート抵抗Rg低鼠 DC/DCコンバータ 低容量 AC入力 スイッチング電源 W/WAC入力対応 共振方式 (200kHz-◆2MHz) ●高耐圧(900V)低容量 電 動 機 制 インバーク ロボット 低損失,低雑書 ●lGBT(モジュール) 小形電動機 小形化 ●パワーMOSアレー, モジュール ●温度検知型(TempFET) 御 _{(OAラジコンほか) 回路簡素化} 自 アクチュエータ マイコン駆動 ●ゲート抵抗Rg内蔵の高静 リレー代替 電破壊耐量 動 _{ランプドライバ} 回路簡素化 _{●温度検知形(TempFET)} 車 _{エンジン制御 Bip--→MOS比率大 ●過電流検知形} ABS _{(センスFET)} 注二略語説明 _{ABS(旦仙-Skid旦rake蔓ystem)}

1GBT(lnsuねted Gate _{BipolarTransistor)}

電破壊をはじめとした素子破壊は,実装時のさまぎまな破壊 事例の一部であー),引き続き耐量向上への改善が必要である｡ 一九 使い勝手の良い素子という点で,Pチャネル素子の高

性能化やパッケージの多様化を進めてきた｡特にPチャネル素

子は駆動回路が簡素化されることから,今後ますます需要が 伸びていくと予想される｡ 参考文献 1)八尾,外:パワーデバイスの最近の進歩,口立評論,70,10, 1033∼1()4()(昭63-10) 2)Ⅰ.Yoshida,etal.:LowOnresistanceandHighReliabil-ityPowerMOSFET,InRec.ofIEEE-PowerElectronics SpecialistConf.674(1988-4) 3)大高,外:パワーMOS FE′Ilにおける特性改善,1985年電気学 会全国大会(昭60-1) 4)森川,外:新構造パワーMOS FET･US-DMOSの提案, 1990年電子情報通イ言学会秋季全国大会(平2-10) 5)M.Mori,etal∴IEDMTech.Dig.,813(1988) 6)言出,森二電源用半導体デバイスの最近動向,MECHATOR-ONICS,1989.12

7)T.Sakai,et al∴Low Reverse Transfer Capacitance