Vol. 67, 8, 2016 半導体ウエハの三次元配線加工 :TSV と狭ピッチ電極を中心に 415 の貫通電極を意味した古くから使用されている用語であり, この由来からも想像できる通り,TSV はパッケージング技術であるとの認識が当時は高かったそのため,TSV に関しても, 直径 50 ~

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1 ．はじめに

　従来の平置きされたチップ実装形態に対し，チップを積層 する三次元集積では，図 1 に示すように，LSI の各機能ブロッ クを分割し，TSV（貫通 Si ビア）を介して極めて短い配線で接続するため，LSI の性能を著しく高めることができるだけでなく，消費電力も大幅に低減できる。チップの周辺部で接続するワイヤボンディングの単なる代替ではなく，チップ全面に狭ピッチで貫通 Si ビアを配置して入出力（I/O）のピン数を大幅に増加させてデータバンド幅を高めることを想定した基本概念は 1980 年後期に既に提唱されている1）_{。1980 年代初頭} から研究されているポリ Si のレーザー再結晶化によるモノリシックな三次元集積2）_{とは異なり，薄い単結晶 Si ウエハを接} 合して高密度貫通配線で接続する現在のマルチシリックな三次元集積の原点と言える。小柳は 1989 年に TSV を用いた三次元集積回路の概念を発表するとともに，1995 年に世界初のポリ Si-TSV（当時は Vertical Buried Interconnection と呼んでいた）の作製に成功している。このポリ Si-TSV では，ポリ Si の抵抗を下げるために，ポリ Si に高濃度に燐をドープしている。このポリ Si -TSV を用いて Wafer-on-Wafer 積層型の三次元イメージセンサ（1999 年）3）_{，三次元共有メモリ（2000} 年）4）_{，三次元人工網膜チップ（2001 年）}5）_{，三次元マイクロ} プロセッサ（2002 年）6）_{を作製して動作検証に成功している。}

一方，欧州の Siemens と Fraunhofer IFT Munich（現 Fraunhofer EMFT）でも「Cubic Integration-VIC（vertical inter-chip）」（1993 ～ 1996 年）と称する国家プロジェクトの中で W を導体として用いた TSV の原型とも言える技術を開発している7）_。こ

れらの業績をたたえて，2015 年の 3D ASIP（3D Architectures for Semiconductor Integration and Packaging）Conference で東北大学の小柳と Fraunhofer EMFT の P. Ramm に 3DIC Pioneer Award が授与されている8）, 9）_。

　その後，2006 年頃から TSV という言葉が普及し，この 10 年間，三次元集積化技術に関する研究開発が活発に行われるようになっている。TSV と言う呼び方はアーカンソー大学が最初に言い始め，2003 年に，半導体パッケージング最大の国際会議 ECTC（IEEE Electronic Components and Technology Conference）の発表論文の中で用いている10）_{。その論文の中で，} 新エネルギー・産業技術開発機構（NEDO）の「超高密度電子 SI 技術の研究開発」（1999 ～ 2003 年）を実施した ASET（技術研究組合超先端電子技術開発機構）の成果を引用し，そこでは Cu を使った貫通 Si ビアのことを Through Via と表現している11）_{。「スルービア（スルーホール）」とはプリント基板}

半導体ウエハへの三次元配線加工：TSV と狭ピッチ電極を中心に

福島　誉史

a,b,c

_{，李　　康旭}

b

_{，田中　　徹}

a,d

_{，小柳　光正}

b a_{東北大学大学院工学研究科機械機能創成専攻（〒 980︲8579　宮城県仙台市青葉区荒巻字青葉 6︲6︲01）} b_{東北大学未来科学技術共同研究センター（〒 980︲8579　宮城県仙台市青葉区荒巻字青葉 6︲6︲10）} c_{カリフォルニア大学ロサンゼルス校（UCLA）, 電気工学専攻（420 Westwood Plaza, Los Angeles, CA 90095, USA）}

d_{東北大学大学院医学研究科医工学専攻（〒 980︲8579　宮城県仙台市青葉区荒巻字青葉 6︲6︲12）}

3D Interconnect Technologies Based on TSV and Fine-Pitch Electrode

Takafumi FUKUSHIMA

a,b,c

_{, Kang-Wook LEE}

b

_{, Tetsu TANAKA}

a,d

_{and Mitsumasa KOYANAGI}

b

a _{Dept. of Mechanical Systems Engineering, Tohoku University(6-6-01 Aza-Aoba, Aramaki, Aoba-ku, Sendai-shi, Miyagi 980-8579)} b _{New Industry Creation Hatchery Center(NICHe), Tohoku University(6-6-10 Aza-Aoba, Aramaki, Aoba-ku, Sendai-shi, Miyagi 980-8579)} c_{University of California, Los Angeles (UCLA), Electrical Engineering Department (420 Westwood Plaza, Los Angeles, CA 90095, USA)} d _{Dept. of Biomechanical Engineering, Tohoku University(6-6-12 Aza-Aoba, Aramaki, Aoba-ku, Sendai-shi, Miyagi 980-8579)}

Keywords : TSV, Fine-Pitch Microbump, Direct Bonding, Hybrid Bonding, 3D Integration, FOWLP

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小特集：シリコンウエハの表面処理

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半導体ウエハへの三次元配線加工：TSV と狭ピッチ電極を中心にの貫通電極を意味した古くから使用されている用語であり，この由来からも想像できる通り，TSV はパッケージング技術であるとの認識が当時は高かった。そのため，TSV に関しても，直径 50 ～ 70 μm という大きな寸法の TSV の開発が行われていた。しかし，東北大学と Fraunhofer では，大きな寸法の TSV では TSV の寄生容量のために信号の伝搬速度が低下するとの考えから，TSV 開発の当初（1990 年半ば）から直径 1 ～ 2 μm の TSV に焦点を充てて技術の開発を行ってきた。その後，ITRS の TSV に関するロードマップが発表されたが，2013 年版の ITRS には，2015 ～ 2018 年には Intermediate-level の多層配線で TSV のピッチが 1 ～ 4 μm，グローバル配線で 4 ～ 7 μm になると記述されている12）_。情報量が増えるにしたがって信号線の I/O 数は増大の一途を辿るため，再配線（RDL）層を介して TSV とそれにつながる微細な電極は今後ますます狭ピッチ化が進むと思われる。本稿では，TSV と狭ピッチ電極を合わせて三次元配線と定義し，それらの特徴と技術動向について解説する。

2 ．チップ積層形態による分類

　三次元積層する対象に着目すると Chip-on-Chip，Chip-on-Wafer，Wafer-on-Wafer などが挙げられるが，紙面の都合上，この分類については他誌を参考にされたい13）_{。ここでは高} 密度三次元配線について述べる前にチップを積層する向きに 焦点を充てて，この分類の特徴について紹介する。図 2 に示 すように，積層形態は，チップのデバイス面（表面）と裏面を接合した Face-to-Back 積層とでデバイス面同士を接合させた Face-to-Face 積層に分けられる14）_。　前者は，メモリの積層で見られる形態であり，最下層のチップは Face-down でインターポーザ，およびラミネート基板にフリップチップ実装されているため，積層した TSV を介さず信号と電源の供給が行われる。しかし，上層に積層されたチップ間では，多重に TSV を介し複雑な配線網を経てアクティブ領域に対する信号の授受と電源の供給が達成される。そのため，LSI の消費電力の増大にともない電源配線上に生じる電流と抵抗の積で表される電圧降下（IR ドロップと呼ぶ）の影響が無視できないので，この積層形態は比較的低電力動作の三次元 LSI の積層には有利な形態であると言える。　後者は，プロセッサとメモリの用途に適しており，下層のチップが Face-up でラミネート基板に実装されているため，ラミネート基板から供給される全ての信号と電源が TSV を介して両チップに供給される。しかし，チップ間の信号伝送は狭ピッチのμバンプを介して行われる。これによって両チップ間のレイテンシを減らし，バンド幅を広げることができる。当然，この実装形態は 2 つのチップ間の積層に限定され，一方のチップの消費電力が大きく，且つチップ間のレイテンシを極力低減し，大容量のバンド幅を必要とする用途に好まれる。　Face-to-Back，および Face-to-Face 積層の両者で言えることであるが，最上層のチップのみヒートシンクが実装可能である。ラミネート基板からの熱放出は，全発熱量の 10% 未満であることを留意したい14）_。

3 ．狭ピッチ電極

　3．1　μバンプ接合 　μバンプの厳密なサイズの定義は明らかではないが， 100 μm 以上のピッチで半導体チップとラミネート基板を接続する C4 バンプ（Controlled Collapse Chip Connection）よりも小さいサイズを一般的にμバンプと呼んでいるように思われる。この IBM が開発した C4 が電解めっきやスクリーン印刷で半田バンプを形成して Mass Reﬂow により接続するのに対して，μバンプでは電解めっきや真空プロセスで半田バンプ，もしくは Cu ピラー上に半田バンプを形成して熱圧着（Thermo-Compression Bonding）により半導体チップ同士を接続する点が大きく異なる。三次元積層したチップをμバンプ電極で接続するという概念は古くから提案されており1）_，そのサイズ／ピッチの微細化は年々進行している。東北大学で 図 2　チップの積層形態：Face-to-Back（上），Face-to-Face（下） 図 3　狭ピッチμバンプ，およびバンプレス接合技術

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解説は三次元集積のためのμバンプの作製と接合を 1995 年に報告し15）_{，実デバイスチップに搭載して動作させることに成} 功している3）∼6）_{。技術開発が進み，図 3（a）に示すように，} 最小サイズ 2 μm，最小ピッチ 5 μm の In/Au から構成される μバンプを用いて，5M ピクセルの CMOS イメージセンサを試作している16）_{。近年ではコストと信頼性の観点から Cu ピ} ラー上に薄い Ni 等の拡散防止層を介して Sn 系材料（SAC305 など）を堆積させたμバンプが主流である。10 μm 以下のピッチで Cu/Sn から構成されるμバンプを接続することは技術的には可能であるが17）, 18）_{，狭ピッチ化が進むにつれて従来の} 毛管力によるアンダーフィルが困難となってきている。この背景を受けて，NCP（Non-Conductive Paste）や NCF（Non-Conductive Film）などのプレアンダーフィル材の使用が検討されている。特に NCF はウエハレベルで成膜可能であるため，スループットの向上に大きく貢献できる材料である19）, 20）_。　3．2　バンプレス接合 　μバンプ接合の狭ピッチ化には隣接するバンプ間で半田が橋架けする問題も懸念されている。そこで半田を使わずに狭ピッチ電極を接続する研究開発が並行して行われてきた。東京大学では，真空下でプラズマ活性化することにより 6 μm ピッチで高さ 100 nm 以下の Cu 電極同士を接続することに成功している20）_{。このバンプレス接合にアンダーフィルを} 適用するのは非常に難しく，微細な空隙を残す点が信頼性の面で課題ではあるが，以下に述べる狭ピッチのハイブリッド接合における先駆的な研究である。　ハイブリッド接合は Cu や Au などの金属と SiO2や有機高分子などの絶縁膜を CMP によって面一に加工し，対向するウエハの金属同士を原子レベルで接合する手法である。Cu と Sn のような異種材料の拡散により共晶を形成するμバンプ接合とは異なるのでカーケンダルボイドの発生がなく，アンダーフィルも必要としないため，次世代の狭ピッチ電極接続技術として期待されている。Cu 電極と SiO2を用いたハイブリッド接合技術に関しては，傘下に半導体パッケージ技術会社の Invensas 社を有する Tessera 社に 2015 年に買収された Ziptronix 社が得意としており，図 3（b）に示す通り，2 μm 未 満の狭ピッチ Cu/SiO2接合を R&D では実現している22）。 図 3（c）に示すように，Samsung Galaxy S7 に搭載されている Sony 製のカメラモジュールではこのハイブリッド接合が採用されている23）_{。パーティクルの管理が厳しく商用には時} 間がかかると言われていたが，電極サイズ 3 μm，電極ピッチ 14 μm のハイブリッド接合が実用化されていることは驚くべく事実である。他にも日立中研／ ASET は Cu 電極と有機高分子24）_{，NHK ／東京大学は Au 電極と SiO} 225）でそれぞれ TSV デバイス，CMOS イメージセンサの試作を行っている。　ウエハレベルの Cu-Cu ハイブリッド技術では，ダマシン技術を利用して平坦化した Cu と SiO2を接着剤レスで接合するが，Cu-CMP では僅かに Cu のディッシングが生じるため，室温で SiO2を直接接合してからアニールし，Cu 表面の熱膨張を利用して接合する手法がとられている26）_{。この制御は} 非常に難しく，歩留りの面でさらなる向上が望まれている。 図 3（d）に示すように，東北大学では，Cu-Cu ハイブリッド 接合における CMP のコスト低減と歩留り増大のために，富士フィルムが開発した直径 60 nm の Cu ナノピラーを内蔵した異方導電性フィルムをチップ間に挟み込み電気的な接続を可能とする技術を開発している27）_{。さらに，潜在的に歩留} りやチップサイズの多様性に課題を抱える Wafer-on-Wafer 接合を用いず，良品チップを選別して熱圧着する Chip-on-Wafer 接合により，6 μm ピッチの微細な Cu-Cu ハイブリッド接合を達成している。

4 ．T S V

　4．1　TSV 形成技術 　冒頭で述べたように TSV という言葉が普及した 2006 年頃には，TSV に使う導体材料や TSV の形成工程が定まっていなかったように思われる。しかし，2008 年頃にはコスト面から電解めっきを用いた Cu-TSV が主流になり，TSV 形成技術もある程度標準的な手法が誕生した。2010 年以降，TSV の信頼性解析や実デバイスを用いた三次元集積，生産性・歩留りの向上，テスト技術などに研究の主点が移行している。本章では現在主流となった 2 つの TSV 形成工程についてその詳細を述べる。1 つが TSMC 社や Globalfoundries 社などのファウンドリ（前工程請負）と DRAM メーカーが推進する Via-Middle 工程であり，もう 1 つが後工程請負の OSAT （Outsourced Semiconductor Assembly & Test）が中心となって推

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半導体ウエハへの三次元配線加工：TSV と狭ピッチ電極を中心に進する Via-Last（バックビア）工程である。両者の典型的な工 程について述べる前に，図 4 に示すように，最近の研究を含 む TSV 形成の標準的な主要素技術について紹介する。　TSV 形成の最初の工程は Si の高異方性エッチングである。ウエットエッチングでも高い異方性が実現できるようになってきているが28）_，SF 6/C4F8ガスを交互に用いるボッシュエッチ，もしくは SF6/O2/ フッ化炭素系ガスを用いる非ボッシュエッチが採用されている29）_{。前者ではスキャロップと呼ば} れる貝殻の表面模様のような数十 nm ～数百 nm の表面荒れが発生するのに対し，後者ではスキャロップの発生は無いが，ビア開口部にアンダーカットが発生しやすく順テーパ形状になりやすい。　次いで TSV 絶縁膜（TSV ライナー）形成工程が続く。Via-Middle では 350 ℃以上の高温工程が使えるため，オゾン TEOS（テトラエトキシシラン）-CVD と呼ばれる準常圧熱 CVD により 80％近い高い被覆率（ビア表面に対するビア底部や側面の膜厚比）で SiO2を成膜できるが，高ストレスの膜が成長するため厚くすることは難しい。配線の寄生容量の低減と信頼性の高い絶縁性を確保するにはある程度の厚い絶縁膜が必要となる。一方，Via-Last ではテンポラリー接着剤の耐熱温度の制約により 250 ℃以上で成膜することが困難であるため同じく TEOS と O2をソースとしたプラズマ CVD が広く利用されている30）_{。200 ℃以下の低温で成膜可能である} が，被覆率が 15％前後と低い。また，TSV の導体材料である Cu との CTE ミスマッチ起因で発生する内部応力により Si の移動度が変化するため，KOZ（Keep Out Zone）と呼ばれるトランジスタを配置できない領域が発生する31）_。　東北大学では，気相堆積重合32）_{やスピンオン}33）_によるポリイミドの TSV ライナーの形成に挑戦してきた。前者では溶剤レスで 350 ℃以上の熱分解開始温度を有するポリイミドを 200 ℃の低温で成膜でき，深さ 300 μm の Si 孔であっても被覆率は 80％以上を示す。驚くことに，SiO2膜と比べて一桁以上低い弾性率により応力緩和効果を示すので KOZ が極めて少ない。後者では真空下で支援してスピン塗布することにより，アスペクト比の高い Si 孔にポリイミドを 35 ～ 65％の高い被覆率で成膜できる。ビア底部の厚さが側壁に対して厚い点は後述する Via-Last 工程では不利であるが，安価に成膜できる手法として興味深い。　電解 Cu めっきによる Si 深孔の充填を想定した場合，TSV ライナー形成の次の工程はバリア層とシード層の堆積である。スパッタリングによりバリア層として Ti34）_{や Ta}35）_{など，シー} ド層として Cu を成膜するのが一般的であるが，PVD（物理気相堆積）の原理的な限界により被覆率は 10% にも満たない。したがって，ビア表面に数 μm 堆積させても，底部や底部側壁に堆積する厚さは数十 nm にも至らない。ビア表面に厚く堆積させたバリア層とシード層は強い応力によりウエハに大きな反りを誘発させ，CMP の処理時間を長くする。そのため， CVD36）_{や ALD（原子層堆積）}37）_{や無電解めっき}38）_{による高被} 覆率の成膜手法も検討されている。その後，ボトムアップ型の電解めっきにより Si 深孔を Cu で埋め込み，最表面のオーバーバーデンを CMP で除去して TSV が形成される。　著者らの技術開発を中心に TSV の微細化技術について紹介する。TSV のサイズ（直径，深さ，アスペクト比）は用途 により異なる。図 5 から分かるように，PVD バリア層とシー ド層を用いて形成した Cu-TSV の微細化は直径 3 μm，アスペクト比 10 程度まで可能である。さらに直径を小さく（φ 2 μm 以下），アスペクト比を高く（A.R. 17 以上）するためには，無電解 Ni めっき被膜をシード層兼バリア層に使用することで達成できている38）_{。一方，直径 1 μm 以下，アスペクト比} 50 に迫る微細な TSV の形成は，古くから CVD により達成できることを証明している39）, 40）_。　4．2　Via-Middle 工程 　典型的な Via-Middle 工程を図 6（上）に示す41）_{。MOS トラ} ンジスタを形成し，M1（1 層目のメタル）から Intermediate レベルの多層配線を形成してから TSV を形成する。この理由は， M1 と TSV のサイズミスマッチ，および下層の層間絶縁膜に用いられる Low-k 材料の低い機械的強度が挙げられる。TSV 形成後のアニール処理で Cu が膨張すると，脆弱な Low-k 材料が損傷する42）_{。図 7（左）に示す通り，IBM 社では M11 に} TSV を接続しているが，彼らはリング状にしたアニュラ 図 5　TSV の微細化と高アスペクト比

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解説 TSV で Cu の体積を減らして低応力化をはかる試みも行っている43）_。　Via-Middle で最も煩雑な工程は，TSV の“底出し”であろう。前工程の多層配線工程の中で TSV を形成するため，Cu 汚染に対する基準が非常に高い。そのため図 6（上）に示すよ うに，Si 薄化の際に TSV まで露出させず，直前で薄化を停止してドライエッチング41）_{で TSV の底出しを行う。TSV の} 外周はライナー絶縁膜で追われているため Cu は露出しないが，拡散による Cu 汚染を懸念してバリア効果の高い Si3N4 を低温の CVD で成膜する。その後，SiO2を CVD で堆積させた上で Cu-CMP を行って TSV を RDL で接続し，その上に μバンプを形成して上下チップの通信を可能とする。IMEC では，Cu の CMP を行わずに，Si の全面エッチング直後にリソと SiO2のコンタクトエッチを実施して Via-Middle 工程の簡素化と歩留り向上を狙っている44）_{。また，ウエットエッ} チングにより Si を全面エッチングする方法も検討されている45）_。　4．3　Via-Last（バックビア）工程 　典型的な Via-Last（バックビア）工程を図 6（下）に示す34）, 46）_。 MOS トランジスタの形成はもちろん，多層配線工程を全て終えた後，テンポラリー接合からこの工程は開始する。したがって，それ以降の工程は TSV ライナーの形成や Cu のアニール，さらには半田リフローなどの高温工程を 250 ℃以下 で行う必要がある。図 7（右）に示すように，TSV を上層の メタルではなく M1 と接続することはプロセス面で利点が多いが，M1 と TSV のサイズミスマッチを考慮して TSV のレイアウトを設計する必要がある。最も難しいのが Si に続けて M1 下の絶縁膜をドライエッチングする工程である。 300 mm ウエハで歩留りを上げるためには Si をある程度オーバーエッチングし，Si 孔の深さばらつきを克服しなければならない。しかし，過度のオーバーエッチングは，エッチングに作用するイオン成分のチャージアップにより Si と絶縁膜界面でノッチを発生させる。このノッチは，TSV ライナーやバリア・シード層の被覆率低下を招き，絶縁不良，あるいは導通不良を引き起こす。　TSV の“底抜き”工程も難易度の高い技術である。特にプラズマ CVD で堆積させた TSV ライナーは，TSV の底部側壁で最も薄くなる。したがって，底部側壁より底部の絶縁膜が厚くなると選択エッチングで底抜きする際に側面までエッチングしてしまう恐れがある。M1 に Al 配線を使っている場合には特に堆積物や酸化も注意しなければならない。その後，バリア層・シード層の形成とボトムアップ方式の電解 Cu めっきを行い，最後にアニールと Cu-CMP で TSV 工程を完了させる。　東北大学では NEDO の「立体構造新機能集積回路（ドリームチップ）技術開発」（2008 ～ 2012 年）の中で 10,000 フレーム／秒で 2 M ピクセルのデジタル・アナログ回路混載のイメージセンサ（4 種の異種デバイスチップから構成）を Chip-on-Wafer 方式でヘテロ集積し，Via-Last（バックビア）により直径 5 μm の Cu-TSV で接続したカメラモジュールを試作した47）_{。また，CREST（戦略的創造研究推進事業）の研究領域} 「ディペンダブル VLSI システムの基盤技術」の研究課題「自己修復機能を有する 3 次元 VLSI システムの創製」（2009 ～ 2013 年）の中で，バックビア技術により形成した直径 10 μm の Cu-TSV を用い，自己診断・修復機能を有する三次元積層型画像処理マルチコアプロセッサを動作させることに成功し， TSV に冗長性を装備して高いディペンダビリティ（一般的な信頼性にとどまらず，一部が壊れても残りの部分で自立的に自己修復的に動作させる概念）を示した48）_{。この 2 つの三次} 1) TSV・多層配線形成，テンポラリー接合， Siウエハ薄化 2) 全面Siエッチングガラス支持ウエハテンポラリー有機接着剤ガラス支持ウエハテンポラリー有機接着剤 Si Si Si Si Si Si Si Si 3) Si₃N₄/SiO₂成膜 4) Cu/SiO₂-CMP ガラス支持ウエハテンポラリー有機接着剤 5) 再配線(RDL)・µバンプ形成絶縁膜SiO₂ Cu拡散防止膜Si₃O₄ 絶縁膜 SiO₂ Cu拡散防止層 Si Si M10前後とTSVを接続 _µ_バンプ RDL Cuシード層 MOS トランジスタ Si ガラス支持ウエハテンポラリー接着剤 1) 多層配線形成，テンポラリー接合， Siウェハ薄化 2) Si/M1下絶縁膜のエッチング Si Si 3) TSV絶縁膜形成，底部絶縁膜の選択エッチング 4) Cu拡散防止膜とめっき用シード層の堆積 Si 5) Si貫通孔の埋め込みガラス支持ウエハテンポラリー接着剤ガラス支持ウエハテンポラリー接着剤ガラス支持ウエハテンポラリー接着剤 Cu 6) Cu-CMP，アニール，再配線(RDL)・µバンプ形成 µバンプ RDL Si ガラス支持ウエハテンポラリー接着剤 M1まで到達する貫通孔 MOS トランジスタ Si ガラス支持ウエハテンポラリー接着剤多層配線 図 6　典型的な Via-Middle 工程（上）と Via-Last 工程（下） アニュラ Cu-TSV M11 M13 M12 Low-k 絶縁膜 M1 Cu-TSV Si ノッチ発生無 M1

図 7　 Via-Middle（左）と Via-Last（右）で形成した Cu-TSV の断面 SEM 写真

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半導体ウエハへの三次元配線加工：TSV と狭ピッチ電極を中心に元積層デバイスは，車載用の自動運転システムに必須の構成要素として期待できる。　Sony 製のカメラモジュールでイメージセンサチップとロジック回路チップを CMP された SiO2同士の直接接合で形成 した技術も Via-Last（バックビア）方式と言える（図 8）。この 技術では直接接合した後に数μm の非常に薄い Si 層を介して下層のロジック回路と上層のピクセル回路をピッチ 3 μm の微細な TSV を介して接続している49）_。

5 ．おわりに

　本稿では，狭ピッチ電極と TSV を三次元配線と定義し，両技術の特徴と研究開発動向を解説した。両技術に焦点を充てた国際会議は多く，ECTC，3D ASIP，3DIC（IEEE International 3D Systems Integration Conference），SSDM （International Conference on Solid State Devices and Materials）の Area 2: Interconnect などで情報が入手できる。半導体の殿堂と言われる IEDM（IEEE International Electron Devices Meeting）や ISSCC（International Solid-State Circuits Conference）でも狭ピッチ電極や TSV を使った三次元デバイスに関する発表件数が増えるであろう。ここ 5 年間を振り返って見ると，信頼性解析に関する研究が多く，歩留りを含めた生産性の向上にも関心が寄せられている。TSV のコストが問題視されている一方で，最近特に注目されているのが FOWLP（Fan-Out Wafer-Level Packaging）である。図 9 にその工程を示す。樹脂 で構成されたウエハに良品チップ（KGD）を内蔵し，μバンプを使わずにウエハレベルでチップ外に RDL を拡張でき（信号線のピン数を増大でき），その上に C4 バンプを直接搭載可能なので，従来のフリップチップと比べると配線の微細化にも有利である。また，μバンプ／アンダーフィルのパッケージ工程を削減できるので，性能面では TSV に劣るもののコスト面で大きな利点があるため脚光を浴びている。特に TSMC 社がスマートフォン用途に独自に開発しているアプリケーションプロセッサとメモリパッケージを集積化した InFO（Integrated Fan-Out）技術には目が離せない状況である50）_。従来のパッケージング技術では困難な L/S（Line&Space） 2/2 μm 以下の高密度配線の形成がウエハレベルでは可能と なる。図 10 を見て分かる通り，Si 技術ではテクノロジーノー ドがこの数十年間で 1/1,000 に微細化されたのに対し，パッケージ技術では 1/4 程度である51）_{。ここに伸びしろがあると} 見て FOWLP のような Si 技術と融合させた先端パッケージ技術の研究開発が推進される一方，ラミネート基板を使わずにオール Si で高集積化しようとする研究も米国では進められている51）_{。今後の動向に引き続き注目したい。} 　謝　　辞 　本稿で紹介した研究の一部は三次元スーパーチップ LSI 試作製造拠点（GINTI: Global INTegration Initiative）で行われた。関係各位のご協力に感謝する。また，微細 TSV 形成のための無電解めっき技術の開発にご協力いただいたメルテックス株式会社の渡口　繁，谷口和子，下田隆博氏に感謝する。併せて，本稿を作成するにあたりご助言をいただいた UCLA Electrical Engineering Department の Distinguished Chancellor's Prof. Subramanian S. Iyer に感謝の意を表する。

　（Received June 13, 2016）

文　　献

₁ ）M. Koyanagi ; Proc. 8th Symposium on Future Electron Devices, 55 （1989）.

₂ ）S. Kawamura, N. Sasaki, T. Iwai, M. Nakano, M. Takagi ; IEEE

5 µm ~3 µm Si (CMOSイメージセンサ) Si (ロジック) カラーフィルタとマイクロレンズ層ピクセル領域ペリへラル領域ピクセルロジックロジックロジック直接接合界面 TSV

(Through Silicon Vias)

図 8　狭ピッチ TSV 形成のための直接接合技術 図 9　RDL-Last による典型的な FOWLP 工程 テクノロジーノード (n m ) 年 Si技術 パッケージ技術 図 10　Si 技術とパッケージ技術における配線寸法の推移

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解説

Electron Device Lett., 4, 366（1983）.

₃ ）H. Kurino, K. W. Lee, T. Nakamura, K. Sakuma, H. Hashimoto, K. T. Park, N. Miyakawa, H. Shimazutsu, K. Y. Kim, K. Inamura, M. Koyanagi ; Tech. Dig. IEDM, 879（1999）.

₄ ）K. W. Lee, T. Nakamura, T. Ono, Y. Yamada, T. Mizukusa, H. Hashimoto, K. T. Park, H. Kurino, M. Koyanagi ; Tech. Dig. IEDM, 165（2000）.

₅ ）M. Koyanagi, Y. Nakagawa, K.-W. Lee, T. Nakamura, Y. Yamada, K. Inamura, K.-T. Park, H. Kurino ; Proc. 48th ISSCC, 270（2001）. ₆ ）T. Ono, T. Mizukusa, T. Nakamura, Y. Yamada, Y. Igarashi, T.

Morooka, H. Kurino, M. Koyanagi ; Proc. COOL Chips, 186（2002）. ₇ ）P. Ramm, D. Bollmann, R. Braun, R. Buchner, U. Cao-Minh, M.

Engelhardt, G. Errmann, T. Grassl, K. Hieber, H. Hubner ; Microelectronic Engineering, 37/38, 39（1997）.

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