アルテラ Advanced SEU Detection IP コア・ユーザーガイド

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アルテラ Advanced SEU Detection IP コア・ユーザー

2016.10.31

ガイド

ALTADVSEU 更新情報 フィードバック

アルテラ Advanced SEU Detection IP コアは、アルテラ IP ライブラリーに含まれており、次の実行が可能です。

• 階層的タグ付け—SEU ( シングル・イベント・アップセット ) に関するデザイン階層の各部分の重要性を記述し、デザイン段階での階層的タグ付けを実行します。

• センシティビティー・プロセッシング— EDCRC ( エラー検出巡回冗長検査 ) ハード IP による SEU 検出と位置の重要性を決定します。オンチップとオフチップのセンシティビティー・プロセッシングを有し、システムの実行時にセンシティビティー・プロセッシングを実行します。

表1: デバイスファミリーのサポート機能

機能 サポートされるデバイス

階層タグ付けとセンシティビティー・プロセッシ

ング

Stratix^® V、Arria^® 10、Arria V、Arria V GZ、Cyclone^® V

センシティビティー・プ

ロセッシング Stratix IV、Arria II GX、Arria II GZ

アルテラ Advanced SEU Detection IP コアは、 Quartus^® Primeソフトウェアの IP Catalog とパラメーター・エディターから選択およびコンフィグレーションができます。

アルテラ Advanced SEU Detection IP コアは、アルテラ EMR Unloader IP コアとともに使用する必要があります。アルテラ EMR Unloader IP コアは、EDCRC エラーの検出のたびに、エラー・メッセージ・レジスター（EMR）の内容を提供します。アルテラ EMR Unloader IP バリエーションからのêmr、êmr_valid、およびêmr_error信号を対応するアルテラ Advanced SEU Detection IP バリエーションの入力に接続します。

関連情報

• Introduction to Altera IP Cores

• Altera Error Message Register Unloader IP Core User Guide

• 30ページのアルテラ Advanced SEU Detection IP コア・ユーザーガイドのアーカイブ

旧バージョンのアルテラ Advanced SEU Detection IP コア・ユーザーガイドのリストを提供します。

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機能概要

以下のアルテラのデバイスは、CRAM フレームあたりの巡回冗長検査 (CRC) の値を備えています。また、EDCRC ロジックは、アップセットの位置とタイプの特定もできます。

• Arria 10、Arria V、Cyclone V、Stratix V のデバイスファミリーは、32 ビット CRC 値を有しま

• Arria II と Stratix IV のデバイスは、16 ビット CRC 値を有します。す。

Quartus Primeソフトウェアは、SEU にセンシティブなデザインのコンフィグレション領域の

Sensitivity Map Header ファイル (^.smh) を生成します。ソフトウェアでは、デザイン階層と割り当

てられた ASD (advanced SEU detection) 領域を使用して^.smhファイルを作成します。センシティビティー・プロセッシング中、アルテラ Advanced SEU Detection IP コアは、EMR デバイスにある位置情報から^.smh内のアップセットの位置を探索し、ビットがデザインにとって重要かどうかを返します。

アルテラ Advanced SEU Detection IP コアは、次のコンフィグレーションでインスタンス化が可能です。

• オンチップ・ルックアップ・センシティビティー・プロセッシング—センシティビティー・

プロセッシング・ソフト IP は、エラー位置の報告とルックアップを提供します。

• オフチップ・ルックアップ・センシティビティー・プロセッシング—マイクロプロセッサーなどの外部ユニットは、EMR 情報を使用してエラー位置の探索を実行します。

関連情報

• 14ページのSMH ファイルの種類

• 26ページの階層的タグ付け

オンチップ・ルックアップ・センシティビティー・プロセッシング

SEU 検出をサポートするすべてのデバイスファミリーは、ハードエラー検出ブロックが含まれています。このブロックは、サポートされるデバイスのソフトエラーを検出し、1 ビット・エラーと隣接する 2 ビット・エラーの位置を提供します。アルテラ Advanced SEU Detection IP コアはエラー検出ブロックのエラー検出レジスターをリードし、センシティビティー・マップで１ビット・エラー位置を比較します。このチェックは、障害がデバイス動作に影響を与えるかどうかを判断します。

2 機能概要 ^ALTADVSEU2016.10.31

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図1: オンチップ・ルックアップ・センシティビティー・プロセッシングのシステム概要

EMR Unloader

IP Core

Advanced SEU Detection

IP Core

User-Supplied Memory Access

Logic critical_error noncritical_error regions_report Memory

Interface Error

Messages Register Interface

CRAM CRC Error Detected

FPGA Sensitivity Lookup

Information (SMH) Stored in External Memory

CRC_ERROR

アルテラ Advanced SEU Detection IP コアは、EMR Unloader IP コアまたはユーザーロジックにより提供される EMR 内容にアクセスして EMR 内容を分析し、センシティビティー・マップを含む外部メモリーに照会を発行します。システム設計者は、メモリー・アクセス・ロジックと外部メモリーの情報を提供する必要があります。

エラー検出ロジックでの SEU の緩和は、ロジックのソフトエラーを許容する SEU 検出回路を実装します。例えば、デザインでアルテラ Advanced SEU Detection IP コアの 2 つのインスタンスをインスタンス化し、インスタンス出力を比較します。IP コアの各インスタンスは、他のインスタンスで発生したエラーを「重大」としてハイライトします。

関連情報

• Configuration, Design Security, and Remote System Upgrades in Stratix V Devices Stratix V デバイスのデザイン・セキュリティーについて詳しい情報を提供します。

• Configuration, Design Security, and Remote System Upgrades in Stratix IV Devices Stratix IV デバイスのデザイン・セキュリティーについて詳しい情報を提供します。

• Arria 10 デバイスのコンフィグレーション、デザイン・セキュリティー、およびリモート・シ

ステム・アップグレード

Arria 10 デバイスのデザイン・セキュリティーについて詳しい情報を提供します。

• Configuration, Design Security, and Remote System Upgrades in Arria V Devices Arria V デバイスのデザイン・セキュリティーについて詳しい情報を提供します。

• Configuration, Design Security, and Remote System Upgrades in Cyclone V Devices Cyclone V デバイスのデザイン・セキュリティーについて詳しい情報を提供します。

ALTADVSEU

2016.10.31 オンチップ・ルックアップ・センシティビティー・プロセッシング 3

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オンチップ・プロセッシング信号

図2: オンチップ・プロセッシングでのアルテラ Advanced SEU Detection IP コア信号

clk

reset

cache_comparison_off data

valid error

address read byteenable waitrequest

critical_error clk

reset

cache_comparison_off emr[66:0]

emr_valid emr_error

mem_addr[31:0]

mem_rd mem_bytesel[3:0]

mem_wait

critical_error

Altera Advanced SEU Detection IP Core

noncritical_error noncritical_error regions_report regions_report

readdata readdatavalid

mem_data[31:0]

mem_datavalid

busy busy

critical_clear critical_clear

表2: オンチップ・プロセッシングでのアルテラ Advanced SEU Detection IP コア信号 インターフェイ

ス信号 タイプ 幅説明

クロックとリセット

clk 入力 1 • クロック入力。

• EMR Unloader IP コアと同じ入力クロックを使用します。入力周波数は、次の内容が使用可能になる前に EMR 内容の処理に十分である必要があります。例えば、Stratix V デバイスで推奨される最小周波数は 30 MHz です。

周波数が低すぎて IP コアが現在の内容の処理中に新しい EMR 内容が使用可能になると、

critical_error信号をアサートします。

reset 入力 1 アクティブ high リセット。

4 オンチップ・プロセッシング信号 ^ALTADVSEU2016.10.31

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インターフェイ

キャッシュ・コンフィグレー

ション

cache_

comparison_off

入力 1 • スタティック入力信号。

• IP コアがキャッシュ比較をバイパスするよう命じます。

EMR 値は、すでにキャッシュに存在していても格納されます。

• カスタムデザインでの内部スクラブ機能で使用可能です。

Avalon Streaming (Avalon-ST) シンク・インター

フェイス信号₍₁₎

emr 入力 • 46 (Stratix IV)

• 67 (Stratix V、

Arria V)

• 119 (Arria 10)

アルテラ EMR Unloader IP コアからのエラー・メッセージ・レジスター (EMR) データ入力です。

emr_valid 入力 1 emrデータ入力が有効であること

を示します。

emr_error 入力 1 • emrデータ入力がエラーにより

無効であることを示します。

• このエラーは、アルテラ EMR Unloader IP コアのデータ・オーバーラン時に発生する可能性があります。

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2016.10.31 オンチップ・プロセッシング信号 5

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エラー

noncritical_

error

出力 1 SMH ルックアップで EDCRC エラ

ーが重要ではない領域にあると判断されたことを示します。

critical_error 出力 1 SMH ルックアップで EDCRC エラ

ーが重要な領域にあると判断されたことを示します。

regions_report 出力 1 • SMH ルックアップにより報告

されたエラーの ASD (advanced SEU detection) 領域です。

• Largest ASD region ID usedパラメーターをこのポート幅に設定します。

critical_clear 入力 1 • オプション入力信号。

• この信号をアサートし、最終処理の EMR データ入力の^error

reportをクリアーします。

• critical_errorと^regions_

report、またはnoncritical_

errorをクリアーします。

busy 出力 1 • オプション出力信号。

• ロジック high は ASD IP が EMR データ入力の処理で busy 状態であることを示します。

• 処理が完了し、critical_error

またはnoncritical_error信号がアサートされると、信号は low になります。

6 オンチップ・プロセッシング信号 ^ALTADVSEU2016.10.31

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外部メモリー Avalon Memory

Mapped (Avalon-MM)

マスター

mem_addr 出力 • ユーザーロジックへ出力。

• リードされる 32 ビット・ワードのバイトアドレスです。

mem_rd 出力 • ユーザーロジックへ出力。

• リード動作を要求するためのユーザーロジックへの信号です。

mem_bytesel 出力 • ユーザーロジックへ出力。

• IP コアが必要とするバイトを選択する４ビット信号です。IP コアが 32 ビットすべてを必要としない場合、リード数の最適化のために 16 または 8 ビット・メモリーを使用可能にします。mem_byteselのビット 0 が 0 の場合、IP コアは^mem_dataのビット 0 から 7 までを無視します。同様に、mem_byteselのビット 0 が 0 の場合、IP コアはビット 1 から 3 までを無視します。

mem_wait 入力 • ユーザーロジックからの入力。

• リード動作が実行中であることをメモリー・インターフェイスに通知します。^mem_rdがアサ―

トされた後、IP コアを待機状態で保つために始めの立ち上がりクロックにより high である必要があります。

mem_data 入力 • ユーザーロジックからの入力。

• 32 ビット・データ・バス。^mem_

waitが high になる場合、および

mem_rdが low に戻る場合は、データが存在している必要があります。

mem_datavalid 入力 • ユーザーロジックからの入力。

• 前の^mem_rd要求に応答し、^mem_

data信号に有効データがあることを示す信号です。

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2016.10.31 オンチップ・プロセッシング信号 7

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関連情報Altera Error Message Register Unloader IP Core User Guide

オフチップ・ルックアップ・センシティビティー・プロセッシング

アルテラ Advanced SEU Detection IP コアは、エラー検出ブロックの EMR 内容を分析し、システム・プロセッサーに情報を提供します。システム・プロセッサーは、障害がデバイス動作に影響を与えるかどうかを判断します。システム・プロセッサーは、^.smhに対してルックアップ実行のアルゴリズムを実装します。

オフチップ・センシティビティー・プロセッシングは、以下の２つのコンポーネントで構成されています。

• CRC ブロックの EMR 内容を解釈し、情報をプロセッサー・インターフェイスに提示するためのデザインロジック。

• オフロードされた EMR の内容を格納するキャッシュ。

図3: オフチップ・ルックアップ・センシティビティー・プロセッシングのシステム概要

EMR Unloader

IP Core

Advanced SEU Detection

IP Core

Error Message Cache Interface Error Message

Register Interface

CRAM CRC Error Detected

FPGA

Sensitivity Processor (e.g., System CPU)

CRC_ERROR

Sensitivity Lookup Information (SMH) Stored in System Memory

EMR 処理装置は、SEU 上の EMR Unloader IP コアにより CRC ブロックからオフロードされた EMR の内容を分析します。EMR 処理装置はキャッシュが満量になるまでキャッシュに各固有の EMR 値をライトします。キャッシュが満量になると、システム・インターフェイスにキャッシュ・オーバーフロー・フラグがアサートされます。

キャッシュに新しい値がライトされるたびに、EMR 処理装置はプロセッサーに割り込みをアサートします。システム・プロセッサーは EMR 値をリードし、CRAM の位置の重要度を判断するために^.smhに対してルックアップを実行します。システム・プロセッサーが割り込みを実行した後、キャッシュに未処理の EMR 値がある場合、EMR 処理装置はキャッシュラインを進め、追加割り込みアサーションを生成します。

SMH ルックアップの後、システム・プロセッサーは必要な是正応答を決定します。

8 オフチップ・ルックアップ・センシティビティー・プロセッシング ^ALTADVSEU2016.10.31

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関連情報

• Configuration, Design Security, and Remote System Upgrades in Stratix V Devices Stratix V デバイスのデザイン・セキュリティーについて詳しい情報を提供します。

• Configuration, Design Security, and Remote System Upgrades in Stratix IV Devices Stratix IV デバイスのデザイン・セキュリティーについて詳しい情報を提供します。

• Arria 10 デバイスのコンフィグレーション、デザイン・セキュリティー、およびリモート・シ

ステム・アップグレード

Arria 10 デバイスのデザイン・セキュリティーについて詳しい情報を提供します。

• Configuration, Design Security, and Remote System Upgrades in Arria V Devices Arria V デバイスのデザイン・セキュリティーについて詳しい情報を提供します。

• Configuration, Design Security, and Remote System Upgrades in Cyclone V Devices Cyclone V デバイスのデザイン・セキュリティーについて詳しい情報を提供します。

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2016.10.31 オフチップ・ルックアップ・センシティビティー・プロセッシング 9

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オフチップ・ルックアップ・センシティビティー・プロセッシングの動作フロー 図4: オフチップ・ルックアップ・センシティビティー・プロセッシングの動作フロー

CRC Error Writes a Value into EMR

CPU Reads SMH SMH File

Bit Critical?

Log Event Wait for SEU

Corrective Action Needed?

Reset System yes

no yes

no EMR Processing Unit

System-Level Response

Logic Caches EMR;

Asserts Interupt to CPU

関連情報

13ページのSMH ルックアップ

オフチップ・プロセッシング信号

オフチップとオンチップのセンシティビティー・プロセッシングでは、オフチップ・センシティビティー・プロセッシングが外部メモリー・インターフェイスに代わって EMR キャッシュ・インターフェイスを使用することを除き、同様の信号が使用されます。

10 オフチップ・ルックアップ・センシティビティー・プロセッシングの動作フロー ^ALTADVSEU2016.10.31

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図5: オフチップ・プロセッシングでのアルテラ Advanced SEU Detection IP コア信号

clk

reset

cache_comparison_off

data valid error

data valid ready error cache_fill_level critical_error clk

reset

cache_comparison_off

emr[66:0]

emr_valid emr_error

cache_data[34:0]

cache_valid cache_ready cache_error cache_fill_level[3:0]

critical_error Altera Advanced SEU Detection IP Core

critical_clear critical_clear

表3: オフチップ・プロセッシングでのアルテラ Advanced SEU Detection IP コア信号 インターフェイ

クロックとリセット

clk 入力 1 • クロック入力。

• EMR Unloader IP コアと同じ入力クロックを使用します。入力周波数は、次の内容が使用可能になる前に EMR 内容の処理に十分である必要があります。例えば、Stratix V デバイスで推奨される最小周波数は 30 MHz です。

周波数が低すぎて IP コアが現在の内容の処理中に新しい EMR 内容が使用可能になると、

critical_error信号をアサートします。

reset 入力 1 アクティブ high リセット。

キャッシュ・コンフィグレー

ション

cache_

comparison_off

入力 1 • スタティック入力信号。

• IP コアがキャッシュ比較をバイパスするよう命じます。

• カスタムデザインでの内部スクラブ機能で使用可能です。

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2016.10.31 オフチップ・プロセッシング信号 11

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Avalon-ST シンク・インターフェイス信号⁽²⁾

emr 入力 • 46 (Stratix IV)

Arria V)

• 119 (Arria 10)

アルテラ EMR Unloader IP コアからのエラー・メッセージ・レジスター (EMR) データ入力です。

emr_valid 入力 1 emrデータ入力が有効であること

を示します。

emr_error 入力 1 • I^emrデータ入力がエラーによ

り無効であることを示します。

• このエラーは、アルテラ EMR Unloader IP コアのデータ・オーバーラン時に発生する可能性があります。

エラー

critical_error 出力 1 重要な EDCRC エラーが検出され

たことを示します。次のいずれかの状態が起こると、IP コアはこの信号をアサートします。

• emr_dataは、重要な EDCRC エラーを示します。

• emr_errorがアサートされ、失った EMR 内容を示します。

• 新しい^emr_dataが前のデータの処理前に使用可能になること、つまり、^emr_dataのオーバーランを示します。

critical_clear 入力 1 • オプション入力信号。

• critical_error信号をクリアーするために、この信号をアサートします。

(2) Avalon-ST streaming シンク・インターフェイスを EMR Unloader IP コアの対応する Avalon-ST ソース・インターフェイスに接続します。

12 オフチップ・プロセッシング信号 ^ALTADVSEU2016.10.31

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Avalon-ST ソース・インターフ

ェイス信号

cache_data 出力 • 30 (Stratix IV)

Arria V)

• 78 (Arria 10)

• キャッシュデータのエラー。

• EMR キャッシュエントリーの位置情報を提供します。

cache_valid 出力 1 cache_dataの内容が有効であるこ

とを示します。

cache_ready 入力 1 Avalon―ST インターフェイスが準

備完了であることを示します。

cache_error 出力 1 このAvalon―ST コントロール信号

は、キャッシュのオーバーフロー状態を示します。新しい EMR データがフルキャッシュ (^cache_

fill_level = cache_depth) で使用可能になると、IP コアはこの信号をアサートします。

キャッシュ状

態 cache_fill_

level

出力 4 キャッシュ内のエントリー数を示します。

関連情報Altera Error Message Register Unloader IP Core User Guide

SMH ルックアップ

.smhファイルは、デザイン上の CRAM ビット設定のハッシュを表します。CRAM に関連するグループはセンシティビティー・アレイ内のシグナルビットにマッピングされます。SEU イベント中、アプリケーションは^.smhに対してルックアップを実行し、ビットが使用されているかどうかを判断します。ビットの位置についての情報の使用により、動作システムの有効なソフト・エラー・レートを低減できます。

デザイン内の CRAM の位置の重要性は、次の基準で決定されます。

• ルーティング—使用されたルーティング・ラインを制御するすべてのビットです。

• アダプティブ・ロジック・モジュール (ALM)—ALM をコンフィグレーションすると、IP コアはその ALM センシティブに関連するすべての CRAM ビットを考慮します。

• ロジック・アレイ・ブロック (LAB) 制御ライン—LAB で ALM を使用すると、IP コアは LAB センシティブに供給する制御信号に関連するすべてのビットを考慮します。

• M20K メモリー・ブロックとデジタル信号処理 (DSP) ブロック—ブロックを使用すると、IP コ

アはそのブロック・センシティブに関連するすべての CRAM ビットを考慮します。

関連情報

10ページのオフチップ・ルックアップ・センシティビティー・プロセッシングの動作フロー

ALTADVSEU

2016.10.31 SMH ルックアップ 13

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SMH ファイルの種類

.smhはインテル規格の 16 進数のファイルです。次の.smhファイルのリビジョンを生成することができます。

• リビジョン１—Stratix IV と Arria II デバイスファミリー向けに生成されます。このリビジョンは階層的タグ付けが未サポートで、タグサイズまたは領域マップ情報を含んでいません。

• リビジョン２—Arria V、Cyclone V、および Stratix V デバイスファミリー向けに生成されます。

生成された.smhはタグサイズと領域マップ情報を含んでいます。

• リビジョン３—Arria 10 デバイスファミリー向けに生成されます。生成された.smhはタグサイズと領域マップ情報を含み、より長いセンシティビティー・データ・アドレスに対応が可能です。

SMH リビジョン１

リビジョン１のファイルでは、センシティビティー・マップ・ヘッダーは^.smh形式の基本情報を提供します。情報には、フレーム情報のベースアドレス、オフセットマップとシングル・オフセット・マップの長さ、およびセンシティビティー・データ・アレイが含まれます。

図6: SMH リビジョン１

32-bit ID: 0x00445341 frame_info_base_address offset_map_base_address sensitivity_data_array_base_address

single_offset_map_length Frame Information Array Sensitivity Data Array

Header Information

0x00000000 Offset Maps

リビジョン１のファイルは次のアレイを含んでいます。

14 SMH ファイルの種類 ^ALTADVSEU2016.10.31

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• フレーム情報アレイ—デバイスの各フレームに 32 ビット列が含まれています。フレーム数はフレーム情報列のインデックスになります。各フレーム情報列は、次の情報を提供します。

• offset_map_array_index ( ビット 7:0)—このフレームが使用するオフセット・マップ・アレイでのインデックスです。

• frame_info_data_offset ( ビット 31:8)—このフレームでのセンシティビティー・アレイの 24 ビット・アドレス・オフセットです。

注意: Stratix IV と Arria II デバイスでは、フレーム情報アレイに CRAM とエンベデッド RAM フレーム列がリストされます。ただし、^.smhは、EDCRC 回路とセンシティビティー・

プロセッシングが CRAM フレームのみを修正するため、フレーム情報アレイ・エントリー内の 0xFFFFFFF にエンベデッド RAM フレーム列を設定します。他のすべてのデバイスファミリーでは、フレーム情報アレイに CRAM フレーム列のみがリストされま

• オフセット・マップ・アレイ—オフセットマップ情報アレイは、16 ビットのオフセットマッす。

プを含むアレイセットです。各オフセットマップ値は、フレームグループのセンシティビティー・アレイへの追加オフセットを表します。各オフセットマップ値は 16 ビットです。各オフセット・マップ・アレイのサイズはヘッダー情報のoffset_map_length列により定義されています。

• センシティビティー・データ・アレイ—センシティビティー・データ・アレイはフラットビット・ベクトルで、１はセンシティブ・ビット、0 は非センシティブ・ビットを指定します。

SMH リビジョン２

リビジョン２のファイルは、センシティビティー・マップ・ヘッダーはリビジョン１ヘッダー形式の拡張です。ヘッダー情報は、リビジョン１へッダー情報のすべてのフィールドを含んだ^.smhリビジョン２の基本情報を提供します。追加フィールドには、ビットのセンシティビティー・データ・タグサイズ、領域マップのベースアドレス、および対応する^.sofファイルの 32 ビット CRC シグネチャーを含みます。

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2016.10.31 SMH リビジョン２ 15

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図7: SMH リビジョン２

32 bit ID: 0xX2445341 frame_info_base_address offset_map_base_address sensitivity_data_array_base_address

single_offset_map_length sensitivity_data_tag_size region_map_base_address

Frame Information Array Offset Maps Sensitivity Data Array

Region Map

0x00000000

リビジョン２のセンシティビティー・マップ・ヘッダーでの 32 ビット ID は、以下を定義します。

• ビット 23:0—アルテラのセンシティビティー・マップ・ヘッダー ID 0x445341

• ビット 24:27—ヘッダー情報のビットマスク

• ビット 24—予約済み

• ビット 25—.smhファイル内のセンシティビティー・タグ情報の存在を示します。

• ビット 26:27—予約済み

• ビット 28—対応する.sofの 32 ビット CRC シグネチャーの存在を示します。

• ビット 29:31—予約済み

リビジョン２のファイルは次のアレイを含んでいます。

16 SMH リビジョン２ ^ALTADVSEU2016.10.31

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• フレーム情報アレイ—デバイスの各フレームに 32 ビット列が含まれています。フレーム数はフレーム情報列のインデックスになります。各フレーム情報列は、次の情報を提供します。

• offset_map_array_index( ビット 7:0)—このフレームが使用するオフセット・マップ・アレイでのインデックスです。

• frame_info_data_offset( ビット 31:8)—このフレームでのセンシティビティー・アレイの 24 ビット・アドレス・オフセットです。

• オフセット・マップ・アレイ—オフセットマップ情報アレイは、16 ビットのオフセットマップを含むアレイセットです。各オフセットマップ値はフレームグループのセンシティビティー・アレイへの追加オフセットを表します。各オフセットマップ値は 16 ビットです。各オフセット・マップ・アレイのサイズはヘッダー情報のoffset_map_length列により定義されています。　　　

• センシティビティー・データ・アレイ—シングル・センシティビティー・データ・エントリーまたはタグ (sensitivity_data_tag_size) のサイズは、ビット単位で２の累乗に揃えられます。センシティビティー・データ・アレイは、０のセンシティビティー・タグがすべての領域においてビット・インセンシティブを指定し、０以外のタグが領域マップ内でのオフセットを指定するフラット・センシティビティー・タグ・ベクトルです。

• 領域マップ情報アレイ—領域マップ情報アレイは、０以外の各センシティビティー・タグでの 16 ビット列を含んでいます。センシティビティー・データ・タグは領域マップアレイでインデックス１となります。文字列は領域のビットマスクで、ビットはセンシティブです。各領域はmask 1 << (Region ID - 1)によってビットマスクで識別されます。

表4: センシティビティー・タグに基づいたリビジョン２ SMH ファイルのサイズと ASD 領域

下の表に、SOF サイズが 31,731,193 バイトの Stratix V 5SGXEA7 デバイス向けの SMH ファイルのサイズを示します。

ASD 領域の数 センシティビティー・タグ・サイ

ズ ( ビット ) SMH ファイルサイズ ( バイト )

1 1 2,296,736

2-3 2 3,984,920

3-15 4 7,361,308

10-127 8 14,114,024

SMH リビジョン３

リビジョン３の SMH ファイルは、より長いセンシティビティー・データ・アドレスに対応可能なリビジョン２ヘッダー形式の拡張です。

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2016.10.31 SMH リビジョン３ 17

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図8: SMH リビジョン３

32 bit ID: 0xX6445341 frame_info_base_address offset_map_base_address sensitivity_data_array_base_address

single_offset_map_length sensitivity_data_tag_size region_map_base_address

Frame Information Array Offset Maps Sensitivity Data Array

Region Map

0x00000000

ファイルヘッダー情報は、異なる 32 ビット ID:0xX6445341 を除いてリビジョン２と同様です。

センシティビティー・マップ・ヘッダーの定義である 32 ビット ID は、ビット 26 が示すより長いセンシティビティー・データ・アドレスの使用を除き、リビジョン２と同様です。

フレーム情報アレイは、デバイスの各フレームでの 48 ビット・エントリーを含みます。リビジョン２と同様に、フレーム数はフレーム情報エントリーのインデックスになります。各フレーム情報エントリーは次を含みます。

• offset_map_array_index—ビット [47:32] はオフセット・マップ・アレイの 16 ビット・インデックスです。

• frame_info_data_offset—ビット [31:0] は sensitivity_data_tag_size = 1 のセンシティビティー・アレイ内の 32 ビット・アドレス・オフセットです。

オフセット・マップ・アレイ、センシティビティー・データ・アレイ、および領域マップ情報アレイは、リビジョン２と同様の定義です。

アルテラ Advanced SEU Detection IP コアの使用

アルテラ Advanced SEU Detection IP コアのインスタンスの生成は、 Quartus Prime パラメーター・

エディターを使用します。IP コアの使用には、ライセンスが必要です。OpenCore Plus の機能では評価ができません。

18 アルテラ Advanced SEU Detection IP コアの使用 ^ALTADVSEU2016.10.31

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IP コアのカスタマイズと生成

IP コアをカスタマイズし、多種多様なアプリケーションのサポートが可能です。 Quartus Prime IP Catalog とパラメーター・エディターの使用で、IP コアのポート、機能、および出力ファイルをすばやく選択し、コンフィグレーションすることができます。

IP Catalog とパラメーター・エディター

IP Catalog 内には、プロジェクトで使用可能な IP コアが表示されます。IP コアを検索してカスタマイズするには、IP Catalog 機能から次の手順を行います。

• IP Catalog をShow IP for active device familyまたはShow IP for all device familiesでフィルターします。プロジェクトを開いていない場合は、IP Catalog 内でDevice Familyを選択します。

• IP Catalog に完全な、または部分的な IP コア名を検索フィールドに入力し、検索します。

• IP コアを右クリックしてサポートされるデバイスの詳細を表示し、IP コアのインストール・

フォルダーを開いて、IP ドキュメントへのリンクをクリックします。

• Search for Partner IPをクリックし、アルテラのウェブサイト上でパートナーの IP 情報へアク

セスします。

パラメーター・エディターは、IP バリエーション名、オプションのポート、出力ファイルの生成オプションを指定するように促します。パラメーター・エディターは、 Quartus Prime プロ・

エディション・プロジェクト内で IP バリエーションのトップレベルの Quartus Prime IP ファイル

(^.ip) を生成します。パラメーター・エディターは、 Quartus Prime スタンダード・エディショ

ン・プロジェクト内で IP バリエーションのトップレベルの Quartus IP ファイル (^.qip) を生成します。これらのファイルは、プロジェクト内の IP バリエーションを表し、パラメーター化の情報を格納します。

ALTADVSEU

2016.10.31 IP コアのカスタマイズと生成 19

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図9: IP パラメーター・エディター ( Quartus Prime プロ・エディション)

IP ポートとパラメーターの詳細を表示

特定のアプリケーションに対しプリセット・パラメーターを適用 IP バリエーション名

とターゲットするデバイスを指定

Qsys Pro システムのみあり

パラメーター・エディター

パラメーター・エディターでは、IP コアのポート、パラメーター、および出力ファイルの生成オプションをコンフィグレーションができます。基本パラメーター・エディターのコントロールには、以下があります。

• Presetsウィンドウを使用し、特定のアプリケーションでプリセットのパラメーター値を適用

します。 ( 選択コア向け )

• Detailsウインドウを使用し、ポートとパラメーターの説明を表示してドキュメントへのリン

クをクリックします。

• Generate > Generate Testbench Systemをクリックし、テストベンチ・システムを生成します。

( 選択コア向け )

• Generate > Generate Example Designをクリックし、選択したコアのサンプルデザインを生成します。( 選択コア向け )

• Validate System Integrityをクリックし、コンパニオン・ファイルに対してシステムの汎用コン

ポーネントを検証します。 (Qsys Proシステムのみ )

• Sync All System Infosをクリックし、コンパニオン・ファイルに対しシステムの汎用コンポー

ネントを検証します。（Qsys Proシステムのみ）

20 パラメーター・エディター ^ALTADVSEU2016.10.31

(21)

IP Catalog は、Qsys およびQsys Pro (View > IP Catalog) でも使用可能です。Qsys IP Catalog には、

専用のシステム・インターコネクト、ビデオと画像の処理、および Quartus Prime IP Catalog で使用不可の他のシステムレベルの IP が含まれています。Qsys およびQsys Proの IP 使用の情報については、Creating a System with Qsys Pro またはCreating a System with Qsysを参照してください。

関連情報

• Creating a System with Qsys Pro

• Creating a System with Qsys

IP コアのパラメーターとオプションの指定

IP コアのパラメーターとオプションを指定するには、次の手順を実行します。

1. Qsys IP Catalog（Tools > IP Catalog）内で、カスタマイズする IP コア名を検索し、ダブルクリ ックします。パラメーター・エディターが表示されます。

2. カスタム IP バリエーションのトップレベル名を指定します。この名前は、プロジェクトの IP コア・バリエーションのファイル名になります。プロンプトが表示されたら、対象のアルテ

ラFPGA デバイスファミリーと出力ファイルの HDL プリファレンスも指定します。OKをク

リックします。

3. IP バリエーションのパラメーターとオプションを指定します。

• 必要に応じてプリセット・パラメーター値を選択します。プリセットは、( 提供されている) 特定のアプリケーションのすべての初期パラメーター値を指定します。

• IP コアの機能、ポートの構成、およびデバイス固有の機能を定義するパラメーターを指定

• します。タイミング・ネットリスト、シミュレーション・モデル、テストベンチ、またはデザイン例 ( 該当する場合 ) の生成オプションを指定します。

• 他の EDA ツールで IP コアのファイルを処理するオプションを指定します。

4. Finishをクリックし、IP バリエーションの仕様に一致する合成およびその他のオプションフ

ァイルを生成します。パラメーター・エディターは、合成とシミュレーションのためのトップレベルの^.qip IP バリエーション・ファイルと HDL ファイルを生成します。また、一部の IP コアは、ハードウェアをテストするにあたり、テストベンチやデザイン例を同時に生成し 5. ます。シミュレーション・テストベンチを生成するために、Generate > Generate Testbench Systemを

クリックします。シミュレーション・テストベンチを提供していない一部の IP コアでは Generate Testbench Systemは使用できません。

6. ハードウエア検証のトップレベル HDL 例を生成するために、Generate > HDL Exampleをクリックします。一部の IP コアではGenerate > HDL Exampleは使用できません。

トップレベルの IP バリエーションは、現在の Quartus Primeプロジェクトに追加されます。^.qsysファイルをプロジェクトに手動で追加するために、Project > Add/Remove Files in

Projectをクリックします。ポートを接続するため、適切なピン割り当てを行ってください。

IP コアの生成出力 ( Quartus Prime プロ・エディション)

Quartus Prime ソフトウェアは、Qsys システムの一部ではない個々の IP コアにおいて以下の出力

ファイル構造を生成します。

ALTADVSEU

2016.10.31 IP コアのパラメーターとオプションの指定 21

(22)

図10: 個々の IP コアでの生成出力 ( Quartus Prime プロ・エディション)

<Project Directory>

<your_ip>_inst.v or .vhd - Lists file for IP core synthesis

<your_ip>.qip - Lists files for IP core synthesis

synth - IP synthesis files

<IP Submodule>_<version> - IP Submodule Library sim

<your_ip>.v or .vhd - Top-level IP synthesis file sim - IP simulation files

<simulator vendor> - Simulator setup scripts

<simulator_setup_scripts>

<your_ip> - IP core variation files

<your_ip>.ip- Top-level IP variation file

<your_ip>_generation.rpt - IP generation report

<your_ip>.bsf - Block symbol schematic file

<your_ip>.ppf - XML I/O pin information file

<your_ip>.spd - Simulation startup scripts

1

<your_ip>.cmp - VHDL component declaration

<your_ip>.vor vhd - Top-level simulation file

synth

- IP submodule 1 simulation files - IP submodule 1 synthesis files

<your_ip>.sip - Simulation integration file

<your_ip>_bb.v - Verilog HDL black box EDA synthesis file

<HDL files>

<your_ip>_tb - IP testbench system

<your_testbench> _tb.qsys - testbench system file

<your_ip>_tb - IP testbench files

<your_testbench> _tb.csv or .spd - testbench file sim - IP testbench simulation files

1. IP コア・バリエーションに対しサポートされてイネーブルされる場合。

<your_ip>.qgsimc- Simulation caching file (Qsys Pro)

<your_ip>.qgsynthc - Synthesis caching file (Qsys Pro)

Lorem ipsum

表5: IP コアで生成されるファイル

ファイル名 説明

<my_ip>.ip プロジェクトでの IP コアのパラメーター化を含むトップレベ

ルの IP バリエーションのファイルです。IP バリエーションが

Qsys Proシステムの一部の場合は、パラメーター・エディター

は^.qsysファイルも生成します。

22 IP コアの生成出力 ( Quartus Prime プロ・エディション) ^ALTADVSEU_2016.10.31

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<my_ip>.cmp .cmp (VHDL Component Declaration) ファイルは、VHDL デザインファイルで使用するローカル・ジェネリックおよびポート定義を含むテキストファイルです。

<my_ip>_generation.rpt IP またはQsys生成のログファイルで、IP 生成中のメッセージの要約を示します。

<my_ip>.qgsimc (Qsys Proシ

ステムのみ ) ^.qsysと^.ipファイルをQsys Proシステムと IP コアの現在のパラメーター化で比較するシミュレーション・キャッシング・

ファイルです。この比較は、Qsys Proが HDL の再生成をスキップできるかどうかを決定します。

<my_ip>.qgsynth (Qsys Pro

systems only) ^.qsysと^.ipファイルをQsys Proシステムと IP コアの現在の

パラメーター化と比較する合成キャッシング・ファイルです。

この比較は、Qsys Proが HDL の再生成をスキップできるかどうかを決定します。

<my_ip>.qip IP コンポーネントを統合し、コンパイルするためのすべての情

報を含みます。

<my_ip>.csv IP コンポーネントのアップグレード・ステータスに関する情報

を含みます。

<my_ip>.bsf ブロック図ファイル (^.bdf) で使用する IP バリエーションの表

記です。

<my_ip>.spd サポートされるシミュレーターのシミュレーション・スクリプ

トの生成のためにip-make-simscriptで必要な入力ファイルです。^.spdファイルは、シミュレーション用に生成するファイルのリスト、および初期化可能なメモリーについての情報を含みます。

<my_ip>.ppf Pin Planner ファイル (^.ppf) は、Pin Planner での使用のために作成した IP コンポーネントのポートとノードの割り当てを格納しています。

<my_ip>_bb.v Verilog blackbox (^_bb.v) ファイルは、ブラックボックスとして使用する空のモジュール宣言として使用します。

<my_ip>.sip IP コンポーネントの NativeLink シミュレーションに必要な情

報を含んでいます。サポートされるデバイスで NativeLink を有効にするには、^.sip ファイルを Quartus Prime スタンダード・

エディション・プロジェクトに追加します。 Quartus Prime プロ・エディション・ソフトウェアでは、NativeLink シミュレーションをサポートしていません。

<my_ip>_inst.v または^_ inst.vhd

HDL 例のテンプレート・インスタンスです。IP バリエーションのインスタンス化には、このファイル内容をコピーして、HDL ファイルに張り付けます。

ALTADVSEU

2016.10.31 IP コアの生成出力 ( Quartus Prime プロ・エディション) 23

(24)

<my_ip>.regmap IP がレジスター情報を含む場合、 Quartus Primeソフトウェア

は^.regmapファイルを生成します。^.regmapファイルは、マス

ターおよびスレーブ・インターフェイスのレジスターマップ情報を記述しています。このファイルは、システムに関するより詳しいレジスター情報を提供することで^.sopcinfoファイルを補完します。このファイルで、システムコンソールでレジスター・ディスプレイ・ビューとユーザーのカスタマイズ・スタティックが可能になります。

<my_ip>.svd Qsys Proシステム内で HPS に接続しているペリフェラルのレ

ジスターマップを HPS System Debug ツールで表示できるようにします。

合成中、 Quartus Primeソフトウェアは、デバッグセッションに^.sofファイルにシステム・コンソール・マスターに表示されるスレーブ・インターフェイスの^.svdファイルを格納します。

システムコンソールはこのセクションをリードし、これにより

Qsys Proがレジスターマップ情報を照会します。システムスレ

ーブに対しては、Qsys Proは名称によりそのレジスターにアクセスします。

<my_ip>.v<my_ip>.vhd 合成またはシミュレーション向けに各サブモジュールまたは IP コアをインスタンス化する HDL ファイルです。

mentor/ シミュレーションの設定と実行のためのModelSim^®スクリプト

msim_setup.tclを含んでいます。

aldec/ シミュレーションの設定と実行のための Riviera-PRO スクリプ

トrivierapro_setup.tclを含んでいます。

/synopsys/vcs /synopsys/vcsmx

VCS^®シミュレーションの設定と実行のためのシェルスクリプトvcs_setup.shを含んでいます。

VCS MXシミュレーションの設定および実行のためのシェルス

クリプトであるvcsmx_setup.sh^®およびsynopsys_sim.setup ファイルを含んでいます。

/cadence NCSIM シミュレーションの設定と実行のためのシェルスクリ

プトncsim_setup.sh、およびその他の設定ファイルを含んで

います。

/submodules IP コア・サブモジュールの HDL ファイルを含んでいます。

<IP submodule>/ 生成された各 IP サブモジュール・ディレクトリーQsys Proに

おいて、^/synthと^/simサブ・ディレクトリーを生成します。

24 IP コアの生成出力 ( Quartus Prime プロ・エディション) ^ALTADVSEU_2016.10.31

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アルテラ Advanced SEU Detection IP コア・パラメーター

パラメータ ー・グループ

パラメーター

名称 有効値 説明

General

CRC error cache depth 2、4、8、16、

32、64 • 無視する重要ではない巡回冗長検査

（CRC）エラーの数を指定します。

• デフォルト値は８です。

Largest ASD region ID 1～16 • デザインでの最大 ASD SEU 検索領域 ID

を示します。

• coeff_inポートの幅を指定します。

• デフォルト値は１です。

Sensitivity DataAccess

Use on-chip sensitivity

processing ON、OFF • オンチップまたはオフチップ・センシティ

ビティー・プロセッシングで使用する IP コアをコンフィグレーションします。

• イネーブル時、IP に外部メモリー・インターフェイスを実装します。

Memory interface

address width — • 外部メモリー・インターフェイスに接続さ

れたアドレスバスの幅を指定します。

• デフォルト値は 32 です。

オンチップ・センシティビティー・プロセッシング向けのみ。

Sensitivity data start

address — • 外部メモリー・インターフェイスが生成す

るすべてのアドレスに追加されたオフセットを指定します。

• デフォルト値は 0x0 です。

オンチップ・センシティビティー・プロセッシング向けのみ。

CRAM アレイでの SEU の緩和

重大なアプリケーションには、SEU 回復戦略を必要とします。 Quartus Primeソフトウェアは SEU 検出を提供し、SEU 中断を軽減するための回復応答のデザインを可能にします。

Quartus Prime ソフトウェアでの Advanced SEU Detection 機能の有効化

Quartus Primeソフトウェアで Advanced SEU Detection 機能を有効にして^.smhを生成するには、

Device and Pin Optionsダイアログボックス（Assignments > Device > Device and Pin Options）にあるGenerate SEU sensitivity map file (.smh) をオンにします。

ALTADVSEU

2016.10.31 アルテラ Advanced SEU Detection IP コア・パラメーター 25

(26)

注意: SMH ファイルの生成には、ライセンスバージョンの Quartus Primeソフトウェアが必要です。

階層的タグ付け

Quartus Prime階層的タグ付けの機能では、ソフトエラーの影響を受けやすいデザインロジック

を示すことにより、カスタマイズされたソフトエラーの分類を可能にします。階層的タグ付けは、デバイス動作のクリティカル・ロジックのみにタグ付けすることにより、デザイン効率の FIT レートを改善させます。また、SEU で損なわれたロジック知識に基づき、システムの回復手順が定義できます。この技術は、FPGA と FPGA が存在するシステムの中断時間を軽減します。

Arria 10、Cyclone V、およびStratix Vデバイスファミリーは階層的タグ付けをサポートしていま

す。

.smhは、圧縮形式のデザイン・センシティブ・ビットのマスクを含んでいます。 Quartus Prime ソフトウェアは、デザイン全体のセンシティビティー・マスクを生成します。階層的タグ付けには次の利点があります。

• 重大ではないエラーに対して中断の回復手順を回避することで、システムの安定性を向上さ

• せます。異なるデザインロジックにおいて多様な修正措置が可能です。

パーテーションを使用したロジック・センシティビティー ID の指定

Quartus Primeソフトウェアでは、デザインブロックをデザイン・パーテーションとして設計で

きます。パーテーションに０～16 のセンシティビティー値を割り当てます。値は、パーテーションに関連するセンシティビティー・タグを表します。

• センシティビティー・タグ１は割り当てなしと同様で、「デザインで使用される領域」の基本のセンシティビティー・レベルを表します。このパーテーションにソフトエラーが起こると、

アルテラ Advanced SEU Detection IP コアはセンシティビティー領域１での重大エラーとして報告します。

• センシティビティー・タグ０は予約済で、未使用の CRAM ビットを表します。パーティションが重大ではないことを示すために、パーティションを明確に０に設定します。この設定では、パーテーションをセンシティビティー・マップから除外します。

注意: 複数のデザイン・パーテーションで同じセンシティビティー・タグが使用できます。

Design Partitionsウインドウ内のASD Region列でパーテーションに割り当てられているセンシ

ティビティー ID を指定します。

26 階層的タグ付け ^ALTADVSEU2016.10.31

(27)

図11: Design Partitions ウインドウでの ASD 領域列

次の割り当ても使用することができます。

set_global_assignment -name PARTITION_ASD_REGION_ID <asd_id> -section_id

<partition_name>

センシティビティー・マップ・ヘッダー・ファイルのルックアップ

.smhには、デザインについての重要なビット情報が含まれています。 Quartus Primeソフトウェアは、^.sofの生成中に、インテル規格の 16 進数 ( ビッグ・エンディアン ) の^.smhファイルとしてセンシティビティー・データを生成します。

メモリー内のセンシティビティー・マップ・ヘッダー・ファイルのプログラミング

.smhでは、どのタイプのメモリー内でもプログラムすることができます。例えば、CFI フラッシュメモリーの使用は次の手順を行います。

1. .smhファイルの名称を <file_name>.hex に変更、または、必要に応じてリトル・エンディアンで <file_name>.hex に変換します。

2. Quartus Primeソフトウェアで、File > Convert Programming Files をクリックします。

3. Output programming file 内の Convert Programming Files ウインドウで、目的のオプションを 選択します。

4. 次の手順に従って、16 進データを追加します。

a. Add Hex Data をクリックします。

b. Add Hex Data ダイアログボックスで、Set start address をオンにしてスタートアドレスを入

力します。

c. Hex file box でブラウズをクリックして^.hexファイルを選択し、OKをクリックします。

ALTADVSEU

2016.10.31 センシティビティー・マップ・ヘッダー・ファイルのルックアップ 27

(28)

図12: 16 進データ・ダイアログ・ボックスの追加

5. Generateをクリックします。

SMH リビジョン１でのルックアップの実行 (Stratix IV、Arria II デバイス )

Stratix IV と Arria II デバイスでのセンシティビティー・マップ・ヘッダー・データへのルックアップは、EMR からのビット、バイト、およびフレーム数を使用して実行します。

1. フレーム数の 32 ビット・フレーム情報列をリードします。

• アドレス = <frame_info_base_address> + (frame*4)

• 戻り値 = (frame_info_data_offset、offset_map_array_index)

2. フレームのオフセットマップ情報をリードます。オフセットマップ情報の戻り値は 16 ビットです。

• アドレス = offset_map_base_address + 現在のフレームのオフセットアレイ + 現在のバイトとビットのオフセットデータ値

位置 :

• 現在のフレームのオフセットアレイ = offset_map_array_index * offset_map_length

• 現在のバイトとビットのオフセットデータ値 = [(byte * 8) + bit] * 2

• 戻り値 = offset_map_value

3. 8 ビットのセンシティビティー値をリードします。

• アドレス = sensitivity_data_array_base_address + frame_info_data_offset + (offset_map_value/8)

• 戻り値 = sensitive_bit_word[7:0]

4. センシティブ・ビットをリードます。オフセットマップ値はセンシティブ・ビット・インデックスを提供します。値１は重要なビットを、値０は重要ではないビットを示します。

• センシティブ・ビット = sensitive_bit_word[bit_index]

位置 :

28 SMH リビジョン１でのルックアップの実行 (Stratix IV、Arria II デバイス ) ^ALTADVSEU_2016.10.31

(29)

• bit_index = offset_map_value[2:0]

SMH リビジョン２でのルックアップの実行 (Arria V、Cyclone V、Stratix V デバイス )

Arria V、Cyclone V、Stratix V デバイスでのセンシティビティー・マップ・ヘッダー・データへの

ルックアップは、EMR からのビット、バイト、およびフレーム数を使用して実行します。

1. フレーム数の 32 ビット・フレーム情報文字列をリードします。

• アドレス = <frame_info_base_address> + (frame*4)

• 戻り値 = (frame_info_data_offset, offset_map_array_index)

2. フレームのオフセットマップ情報をリードします。オフセットマップ情報の戻り値は 16 ビットです。

• アドレス = offset_map_base_address + 現在のフレームのオフセットアレイ + 現在のバイトとビットのオフセットデータ値

位置 :

• 現在のフレームのオフセットアレイ = offset_map_array_index * offset_map_length

• 現在のバイトとビットのオフセットデータ値 = [(byte * 8) + bit] * 2

• 戻り値 = offset_map_value

3. 8 ビットのセンシティビティー値をリードします。

• アドレス = sensitivity_data_array_base_address + frame_info_data_offset + (offset_map_value * sensitivity_data_tag_size / 8)

• 戻り値 = sensitive_bit_word[7:0]

4. センシティビティー・データ・タグをリードします。オフセットマップ値はセンシティブ・

ビット・インデックスを提供します。センシティビティー・タグの戻り値は

sensitivity_data_tag_size ビット長です。ゼロタグはどの領域でも重要ではないことを、ゼロ以外のタグは領域マップでのオフセットを示します。

sensitive_tag = (sensitive_data word >> ^tag_shift) & ^tag_mask 位置 :

• ^tag_shift = (offset_map_value * sensitivity_data_tag_size)[2:0]

• ^tag_mask = (0x1 << sensitivity_data_tag_size) - 1

5. 領域マスクでゼロ以外のセンシティビティー・タグのみをリードします。領域マスクの戻り値は 16 ビットです。

region_mask = region_map_base_address + (sensitivity_data_tag - 1) * 2 SMH リビジョン３でのルックアップの実行 (Arria 10 デバイス )

Arria 10 デバイスでのセンシティビティー・マップ・ヘッダー・データへのルックアップは、

EMR からのビット、バイト、およびフレーム数を使用して実行します。

1. フレーム情報エントリーの最初の 16 ビットをリードし、オフセット・マップ・アレイのインデックスのフレーム数を取得します。

ALTADVSEU

2016.10.31 SMH リビジョン２でのルックアップの実行 (Arria V、Cyclone V、Stratix V デバイ

ス )

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