微細MOSFETのリーク電流を考慮したシステムLSIの高速低消費電力設計法

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(1)情報処理学会第68回全国大会. 3A-2. 微細ＭＯＳＦＥＴのリーク電流を考慮したシステムＬＳＩの高速低消費電力設計法渡辺. 重佳. 湘南工科大学. 16. 充放電分 + サブスレッショルドリーク分充放電分. Toxeff＝1.6nm. 消費電力 (A. U.). 14. 消費電力の電源電圧、動作周波数依存性を示す。消費電力の要因としては充放電電流とサブスレッショルドリーク電流分があり、消費電力を最小にする電源電圧（図中の矢印）が存在する。このゲート絶縁膜厚の時にはまだゲートリーク電流は流れない。動作周波数を上げると主にサブスレッショルドリーク電流の増加により消費電力は大幅に増加してしまう。次に並列処理の導入により 1GHz で動作する組込み用プロセッサを２個、３個並列動作させて全体で 2GHz、3GHz 動作する場合を想定した。図２に並列処理の場合の組込み用プロセッサの消費電力を並列処理無しの場合と比較して示す。 16. 並列処理無し並列処理有り（Ｎはプロセッサ数）. 14. 3GHz. 12. 消費電力 (A . U .). １．はじめに高集積化されたシステムＬＳＩでは、微細ＭＯＳＦＥＴの充放電による消費電力の増大が問題になっている[1]。これを解決するため高性能の汎用ＭＰＵでは並列処理が導入され[2]、高速低消費特性を実現している。近年微細ＭＯＳＦＥＴのリーク電流が急速に増加し低消費電力化の新たな阻害要因となってきている。本研究では組込み用プロセッサをモチーフとして、システムＬＳＩでリーク電流が流れる時に並列処理が低消費電力化に有効かどうか検討したので報告する[3] [4]。２．組込み用プロセッサの消費電力の見積り検討に用いた組込用プロセッサはデザインルール 70nm、ゲート長 50nm、50mm ２のチップに 24M 個のトランジスタ集積しているものを想定した（250nm ルールで設計試作された組込み用プロセッサをスケーリングして仮想設計したもの）。電源電圧 0.5V、しきい値電圧 0.216V、ゲート絶縁膜厚 1.6nm の時には 1GHz の動作周波数で動く。 2GHz、3GHz 動作も実現出来るように、電源電圧としきい値電圧を変化させる設計も行った。図 1 に以上の仮定で計算した組込みプロセッサの. 情報工学科. 動作周波数. 10. 2GHz. 8 6. X 0.23 N=3 N=2 N=1. 3GHz. 12. 2. 10. 0. 2GHz 8. 1GHz. 4. 0. 0.1. X 0.54. 0.2. 0.3. 0.4. 0.5. 0.6. 0.7. 0.8. 0.9. 電源電圧 (V). 6. 1GHz. 4 2 0. 0. 0.1. 0.2. 0.3. 0.4. 0.5. 0.6. 0.7. 0.8. 0.9. 電源電圧 (V). 図１．組込み用プロセッサの消費電力(1.6nm) Low power design of system LSI with leakage current of MOSFET Shigeyoshi Watanabe Department of information science, Shonan Institute of Technology. 1-23. 図２．プロセッサの消費電力(並列処理 1.6nm) 並列処理の導入により消費電力を 2GHz 動作では 0.54 倍、3GHz 動作で 0.23 倍まで低減出来る。並列処理によりチップ面積は増加するものの、充放電同様、サブスレッショルドリーク分の消費電力も電源電圧によらず大幅に削減出来る事が分かる。次にリーク電流としてゲートリーク電流が加わった場合の組込みプロセッサの消費電力に及ぼす影響を調べるため、ゲート絶縁膜厚の設定値を通常より 0.2nm 薄い 1.4nm の場合の消費電.

(2) 情報処理学会第68回全国大会. 30. Toxeff＝1.4nm 充放電分＋サブスレッショルドリーク分＋ゲートリーク分. 25. ゲートリーク分消費電力 (A. U.). 20. 15. 10. 5. 0. 充放電分. 0. 0.1. 0.2. 0.3. 0.4. 0.5. 0.6. 0.7. 0.8. 0.9. 電源電圧 (V). 図３．組込み用プロセッサの消費電力(1.4nm) 80. N=3,3GHz. Toxeff＝1.4nm 70 並列処理無し並列処理有り（Ｎはプロセッサ数）. 消費電力 (A. U.). 60. N=2,2GHz. 50 40. 3GHz 2GHz N=1,1GHz. 30 20 10 0. 0. 0.1. 0.2. 0.3. 0.4. 0.5. 0.6. 0.7. 0.8. 0.9. 電源電圧 (V). 力を計算した。1GHz での消費電力の計算結果を図３に示す。ゲートリーク電流による消費電力が電源電圧が高い場合に支配的になっている事が分かる。図４にゲート絶縁膜厚 1.4nm の場合に、並列処理の場合の組込み用プロセッサの消費電力を並列処理無しの場合と比較して示す。ゲートリーク電流が流れない時と同様に、並列処理の導入により消費電力を大幅に削減できる（2GHz 動作で 0.47 倍、3GHz 動作で 0.17 倍）。但し並列処理の場合に電源電圧を消費電力を最小にする値より高く上げすぎると、ゲートリーク電流による消費電力が支配的になって、並列処理の導入によって消費電力は増加してしまうので設計上考慮する必要がある。図５に今回検討した結果をまとめた。ゲートリークの有無によらず、組込み用プロセッサの消費電力は並列処理の導入により大幅に削減できる。ゲートリーク電流の効果は今後更にＭＯＳＦＥＴの微細化が進むと大幅に増加し無視できなくなる。３．おわりにＭＯＳＦＥＴのリーク電流が流れる場合、システムＬＳＩの消費電力はリーク電流が流れない場合と同様に、並列処理の導入により大幅に削減できる事を組込み用プロセッサをモチーフにして示した。今後ＭＯＳＦＥＴの微細化が進みリーク電流としてサブスレッショルドリーク電流のみならずゲートリーク電流を考慮しなければならない場合、並列処理による消費電力の削減効果は更に大きくなる。. 図４．プロセッサの消費電力(並列処理 1.4nm) 1. 参考文献 [1]G.E.Moore, ” No exponential is forever: but “forever” can be delayed!”, ISSCC Dig. Tech. Papers, 2003. [2]S. Naffziger et. Al.,”The implementation of a 2-core multi-threaded Itanium family processor” (Montecito), ISSCC Dig. Tech. Papers, 2005. [3] 渡辺：微細ＭＯＳＦＥＴのゲートリーク電流の低消費電力用２電源方式に及ぼす影響の検討、電子情報通信学会和文誌 C, VolJ86-C, no.6, pp.658-660, 2003 年 6 月. [4]渡辺：微細ＭＯＳＦＥＴのリーク電流を考慮したシステムＬＳＩの高速低消費電力設計法の検討、電子情報通信学会和文誌 C, VolJ86-C, no.9, pp.1034-1037, 2003 年 9 月.. 0.9. 消費電力の削減効果. 0.8 0.7 0.6. ゲートリーク無し. Toxeff＝1.6nm 0.5 0.4 0.3 0.2. 1.5nm 1.4nm Toxeff＝1.3nm. ゲートリーク有り. 0.1 0. 0. 0.5. 1. 1.5. 2. 2.5. 3. 3.5. 動作周波数 (GHz) 図５．消費電力の削減効果の比較. 1-24.

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