宇宙航空研究開発機構契約報告
JAXA Contract Report
最新デバイスの耐放射線性強化技術に関する 検討委員会
平成25年度 成果報告書
2015年2月
宇宙航空研究開発機構
Japan Aerospace Exploration Agency
ISSN 1349-1148
JAXA-CR-14-001
最新デバイスの耐放射線性強化技術に関する 検討委員会
平成 25 年度 成果報告書
作成元 ＨＩＲＥＣ株式会社 Prepared by
High-Reliability Engineering & Components Corporation
2015 年 2 月
宇宙航空研究開発機構
Japan Aerospace Exploration Agency
目 次
ページ
1 はじめに ... 1
2 業務の目的 ... 1
3 業務実施結果 ... 1
3.1 委員会運営および耐放射線性強化技術の概要 ... 1
3.1.1 耐放射線性強化技術に関する検討材料の調査 ... 1
3.1.2 検討委員会の設置 ... 4
3.1.3 委員会活動 ... 5
3.1.4 耐放射線性強化技術 ... 6
3.1.4.1 半導体素子に対する放射線照射効果の動向 ... 6
3.1.4.2 調査文献 ... 6
3.1.4.3 SET 関連の発表 ... 7
3.1.4.4 SEU ・ SEGR 関連の発表 ... 11
3.1.4.5 SEGR, TID, DD 関連の発表 ... 16
3.1.4.6 まとめ ... 24
3.2 検討文献 ... 25
3.2.1 SRAM FPGA の SEU による信号遅延の影響 ... 25
3.2.2 45nm FDSOI におけるオンチップ SET パルス幅測定 ... 31
3.2.3 16 ビット AD コンバータで実証した複雑なアナログ及びミックスドシグナル回路の SET 評価の包括的な方法論 ... 42
3.2.4 低オーバーヘッドによる高 SER を実現した 28nmBulk/CMOS ヒステリシス DFF 回路 ... 53
3.2.5 65nm フローティングゲートセルにおける重イオン照射後の保持エラー ... 58
3.2.6 22nm トライゲートデバイスにおけるソフトエラーの影響の受けやすさ ... 63
3.2.7 パワー MOSFET における重イオン起因ゲート破壊の統計的解析 －放射線耐量保証 の評価方法 ... 71
3.2.8 TID 起因蓄積電荷がグラフェンデバイスのキャリア散乱に及ぼす影響 ... 81
3.2.9 1- トランジスタ フローティングボディ RAM の TID におけるバックゲート電圧およびデバ イス形状の依存性 ... 88
3.2.10 トータルドーズ効果による埋め込みフォトダイオード CMOS イメージセンサピクセルの 性能劣化 ... 96
3.2.11 低温でのバイポーラ IC に対するトータルドーズ効果 ... 110
3.2.12 NAND Flash Memory TID 劣化反応の電荷積算に伴う影響 ... 124
3.2.13 AlGaN/GaN 高電子移動度トランジスタの変位損傷効果 ... 132
3.3 JAXA 検査員殿による論文報告まとめ ... 139
4 検討委員会の運営 ... 144
5 成果のまとめ ... 145
6 添付資料 ... 145
＜添付＞
添 付 6-1 検討委員会 議事録 添 付 6-2 検討委員会 配付資料
添 付 6-3 第 3 回半導体デバイスの放射線照射効果研究会 開催報告
最新デバイスの耐放射線性強化技術に関する検討委員会 平成25年度 成果報告書 1
1 はじめに
本書は、 JAXA 殿の業務委託 JX-PSPC- 375896 「平成 25 年度 部品プログラム業務 調達仕様 書（請負）」の 4.5 項 (1) に基づいて HIREC 株式会社が実施した「最新デバイスの耐放射線性強化技 術に関する検討委員会の開催支援」の業務結果についてまとめたものである。
2 業務の目的
半導体デバイスは、高機能化／高集積化の要求に伴い微細化、低消費電力化が進んでいる一方 で、放射線による影響も受けやすくなってきており、放射線によって発生する様々な現象も従来のもの と異なってきている。また、従来の耐放射線性試験方法についても、適正に判断できる試験方法を調 査し確立していく必要がある。これらについて有識者で構成される検討委員会を設置し、国内外の文 献等を調査した上で試験方法を含めた耐放射線性強化技術動向に関する調査検討を行った。
3 業務実施結果
3.1 委員会運営および耐放射線性強化技術の概要 3.1.1 耐放射線性強化技術に関する検討材料の調査
半導体デバイスの微細化、高密度化及び高機能化は目覚ましいものがあり、それに伴い、新たに 確認された放射線照射効果もあり世界中の学会で活発に議論されている。また従来、問題視されな かった宇宙線に起因した中性子による地上半導体デバイスのシングルイベント現象も報告されている。
このような技術革新が進む中、いかに半導体デバイスの耐放射線性を適正に評価するかが重要な課 題となっている。
これらの背景を踏まえて、本年度の耐放射線性強化技術に関する検討材料の調査は、対象デバイ スとして SOI デバイス、バルクデバイス、 FPGA 、フラッシュメモリ、パワーデバイス、 ADC 、グラフェン FET 、 CMOS イメージセンサ、 AlGaN/GaN HEMT 等について、照射効果としてトータルドーズ
（ TID ）効果、シングルイベント（ SEE ）効果、陽子・中性子核反応シングルイベント効果、変位損傷効
果についての情報を調査した。
宇宙航空研究開発機構契約報告 JAXA-CR-14-001 2
調査の結果、半導体デバイスに対する耐放射線性を研究する学会では世界最高峰の IEEE Nuclear and Space Radiation Effects Conference （ NSREC:2012 年 7 月 Miami で開催）で発 表された論文から特に重要なものをピックアップし、計 13 件を検討材料として選定した。
選定した検討材料の文献一覧を表 3.1.1-1 に示す。
最新デバイスの耐放射線性強化技術に関する検討委員会 平成25年度 成果報告書 3
表 3.1.1-1 検討材料の文献一覧
分類 文 献 名 対応の本書項番
出典 (
1) ﾍﾟｰｼﾞ数 SET On Extra Combinational Delays in SRAM FPGAs Due to Radiation 3.2.1 項
SRAM FPGA の SEU による信号遅延の影響 P2959 SET On-Chip Measurement of Single-Event Transients in a 45 nm
Silicon-on-Insulator Technology 3.2.2 項
45nm FDSOI におけるオンチップ SET パルス幅測定 P2748
SET
A Comprehensive Methodology to Rate SETs of Complex Analog and
Mixed-Signal Circuits Demonstrated on 16-bit A-to-D Converters 3.2.3 項 16 ビット AD コンバータで実証した複雑なアナログ及びミックスド・シグナル回路
の SET 評価の包括的な方法論 P2739
SEU
A Hysteresis-Based D-Flip-Flop Design in 28nmCMOS for Improved
SER Hardness at Low Performance Overhead 3.2.4 項
低オーバーヘッドによる高 SER を実現した 28nmBulk/CMOS ヒステリシス DFF
回路 P2847
SEU Retention Errors in 65-nm Floating Gate Cells After Exposure to
Heavy Ions 3.2.5 項
65nm フローティングゲートセルにおける重イオン照射後の保持エラー P2785 SEU Soft Error Susceptibilities of 22 nm Tri-Gate Devices 3.2.6 項 22nm トライゲートデバイスにおけるソフトエラーの影響の受けやすさ P2666
SEGR
Statistical Analysis of Heavy-Ion Induced Gate Rupture in Power
MOSFETs—Methodology for Radiation Hardness Assurance 3.2.7 項 パワーMOSFET における重イオン起因ゲート破壊の統計的解析
－放射線耐量保証の評価方法 P2920
TID
Total Ionizing Dose Induced Charge Carrier Scattering in Graphene
Devices 3.2.8 項
TID 起因蓄積電荷がグラフェンデバイスのキャリア散乱に及ぼす影響 P3045
TID
Impact of Back-Gate Bias and Device Geometry on the Total Ionizing
Dose Response of 1-Transistor Floating Body RAMs 3.2.9 項 1-トランジスタ フローティングボディ RAM の TID におけるバックゲート電圧お
よびデバイス形状の依存性 P2966
TID
Radiation Effects in Pinned Photodiode CMOS Image Sensors: Pixel
Performance Degradation Due to Total Ionizing Dose 3.2.10 項 トータルドーズ効果による埋め込みフォトダイオード CMOS イメージセンサピク
セルの性能劣化 P2878
TID Total Dose Effects on Bipolar Integrated Circuits at Low Temperature 3.2.11 項 低温でのバイポーラ IC に対するトータルドーズ効果 P2995
TID
Effect of Accumulated Charge on the Total Ionizing Dose Response of a
NAND Flash Memory 3.2.12 項
NAND Flash Memory TID 劣化反応の電荷積算に伴う影響 P2995
DD
Displacement Damage Effects in AlGaN/GaN High Electron Mobility
Transistors 3.2.13 項
AlGaN/GaN 高電子移動度トランジスタの変位損傷効果 P3077
(
1) 出典： IEEE TRANSACTIONS ON NUCLEAR SCIENCE, VOL.59, NO.6, DEC.2012
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3.1.2 検討委員会の設置
3.1.1 項で選定した検討材料を検討するために、大学、公的研究機関、企業等の学識有識者から
構成される検討委員会を組織し、各委員に委嘱した。委嘱した委員名と所属、役職を表 3.1.2-1 に 示す。
表 3.1.2-1 検討委員一覧表（敬称略）
区分 委員名 所属名 役職
1 委員長 伊部 英史 株式会社日立製作所 横浜研究所 IEEE フェロー
2 副委員長 高橋 芳浩 日本大学 教授
3 委員 石井 茂 三菱重工業株式会社 課長
4 委員 深田 孝司 みずほ情報総研株式会社 シニアコンサルタント 5 委員 佐々木 修 高エネルギー加速器研究機構 教授
6 委員 川口 博 神戸大学大学院 准教授
7 委員 沖原 将生 ラピスセミコンダクタ株式会社 スペシャリスト 8 委員 小野田 忍 日本原子力研究開発機構 副主任研究員 9 委員 堀江 裕樹 ＮＥＣ東芝スペ－スシステム株式会社 担当 10 委員 上薗 巧 株式会社日立製作所 横浜研究所 研究員
11 委員 竹野入 俊司 富士電機株式会社 課長
12 委員 佐々木 肇 三菱電機株式会社 高周波光デバイス製作所 専任 13 委員 木之田 博 三菱電機株式会社 鎌倉製作所 専任
最新デバイスの耐放射線性強化技術に関する検討委員会 平成25年度 成果報告書 5
3.1.3 委員会活動
3.1.1 項で選定した検討材料は、各委員に割り当て検討を依頼した。各委員の報告する検討内容
について当該委員会にて討議し、それらを議事録としてまとめた。
表 3.1.1-1 に示した論文の調査検討に加え、 JAXA 検査員殿による論文報告も行った。また、今回
行った国際会議やシンポジウム参加報告について、以下にまとめる。
・第 1 回（伊部委員長より）： SELSE
*1（ 2013 年 3 月 @ 米国 Illinois ）
・第 2 回（伊部委員長より）： IOLTS
*2（ 2013 年 6 月 @ ギリシャ Minoa ）／
（事務局より）： NSREC （ 2013 年 7 月 @ 米国 San Francisco ）
・第 3 回（事務局より）： RADECS
*3（ 2013 年 9 月 @ 英国 Oxford ）
最終回では、伊部委員長から、本委員会を統括して本年度の耐放射線分野の動向についてまとめ を報告し、事務局より委員会運営結果について報告した。
第 1 回～第 5 回における委員会の日時・議題等を表 3.1.3-1 に示す。
表 3.1.3-1 委員会の日時、議題など
回数 日時、議題など
第 1 回 開催日時： 2013 年 7 月 19 日（金）
開催場所： HIREC （株） 川崎事業所 主な議題：本年度検討内容の概要
各委員担当論文の発表及び討議（ 2 件）
2013 年 SELSE 第 2 回 開催日時： 2013 年 9 月 13 日（金）
開催場所： HIREC （株） 川崎事業所
主な議題：各委員/検査員担当論文の発表及び討議（ 4 件）
2013 年 NSREC 報告 2013 年 IOLTS 報告 第 3 回 開催日時： 2013 年 11 月 8 日（金）
開催場所： HIREC （株） 川崎事業所
主な議題：各委員/検査員担当論文の発表及び討議（ 5 件）
2013 年 RADECS 報告 第 4 回 開催日時： 2013 年 11 月 29 日（金）
開催場所： HIREC （株） 川崎事業所
主な議題：各委員/検査員担当論文の発表及び討議（ 3 件）
第 5 回 開催日時： 2014 年 3 月 日（金）
開催場所： HIREC （株） 川崎事業所
主な議題：各委員/検査員担当論文の発表及び討議（ 3 件）
委員会運営の報告
本年度の検討論文に関するまとめ
*1: Workshop on Silicon Errors in Logic–System Effects
*2: International On-Line Testing Symposium
*3: European Workshop on Radiation Effects on Components and Systems
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3.1.4 耐放射線性強化技術
3.1.4.1 半導体素子に対する放射線照射効果の動向
半導体素子の微細化が進む中で、集積回路の高密度化、大規模化が進んでいる。これまで は宇宙用半導体素子で重要な問題点であった集積回路の放射線による劣化 (TID, DD) 、誤動 作 (Soft-, Hard Error) が、地上で使われる素子においても、宇宙線中性子によるシングルイベ ントとして問題が顕在化してきている。半導体素子に使用される材料も多岐に亘っており、それ らを宇宙放射線環境で用いる場合の問題を明らかにする取り組みも行われている。また、耐放 射線強化技術も、材料、素子構造、回路的な面から多くの提案がなされている。さらに新しい傾 向としてより階層が上のアプリケーションで対策を講じるアプローチや、相変化メモリ、 Fine など 次世代メモリのソフトエラー耐性に関する報告も増加しつつある。今年度はこのような状況の中 から、 2012 年 7 月に米国フロリダ州マイアミで開催された、 IEEE (The Institute of Electrical and Electronics Engineers) の 2012 NSREC (Nuclear and Space Radiation Conference, Miami, Florida, July 16-20) で発表された論文で IEEE Trans. Nuc. Sci., Vol. 59, No.6 に掲載されたものから、重要と思われるものを選択して調査した。
3.1.4.2 調査文献
今年度の調査文献は次表の 11 編で、 SET (Single Event Transient) 関係 3 編、 SEU (Single Event Upset) 関係 3 編、 TID (Total Ionizing Dose) 関係 5 編、 DD (displacement damage) 、 SEGR (Single-Event Gate Rupture) 各 1 件である。
個別の内容については 3.2 節で項番に従って詳述するが次節以降で、分類項目ごとの概況とト ピックスをまとめる。
表 3.1.4-1. 調査文献一覧
分類 Chapter ページ タ イ ト ル 発表機関 著 者
3.2.1 2959-
2965 On Extra Combinational Delays in SRAM FPGAs Due to Radiation
Ecole de Technol. Superieure, Ecole Polytechnique, MDA Corporations, Canadian Space Agency, Universite du
Quebec a Montreal, Bombardier, ISR Technologies
C. Thibeault , S. Pichette, Y. Audet, Y. Savaria, H. Rufenacht, E. Gloutnay, Y. Blaquière, F.Moupfouma, and N. Batani
3.2.2 2748-
2755 On-Chip Measurement of Single-Event Transients in
a 45 nm Silicon-on-Insulator Technology Vanderbilt Univ., United States Military Academy
T. D. Loveless, J. S. Kauppila, S. Jagannathan, D. R. Ball, J. D.
Rowe, N. J. Gaspard, N. M. Atkinson, R. W. Blaine, T. R. Reece, J. R. Ahlbin, T. D. Haeffner, M. L. Alles, W. T. Holman, B. L.
Bhuva, and L. W. Massengil 3.2.3 2739-
2747
A Comprehensive Methodology to Rate SETs of Complex Analog and Mixed-Signal Circuits Demonstrated on 16-bit A-to-D Converters
Aeroflex Colorado Springs, Naval Research
Lab. A. Zanchi, S. Buchner, S. Hisano, A. Wilson, C. Hafer, and D. B.
Kerwin
3.2.4 2847- 2851
A Hysteresis-Based D-Flip-Flop Design in 28nmCMOS for Improved SER Hardness at Low
Performance Overhead Broadcom Corp., Vanderbilt Univ. B. Narasimham, K. Chandrasekharan, Z. Liu, J. K. Wang, G.
Djaja, N. J. Gaspard, J. S. Kauppila, and B. L. Bhuva 3.2.5 2785-
2790 Retention Errors in 65-nm Floating Gate Cells After
Exposure to Heavy Ions University of Padova M. Bagatin , S. Gerardin, and A. Paccagnella
3.2.6 2666-
2673 Soft Error Susceptibilities of 22 nm Tri-Gate Devices Intel Co. N. Seifert, B. Gill, S. Jahinuzzaman, J. Basile, V. Ambrose, Q.
Shi, R. Allmon, and A. Bramnik
SEGR 3.2.7 2920- 2929
Statistical Analysis of Heavy-Ion Induced Gate Rupture in Power MOSFETs—Methodology for Radiation Hardness Assurance
ESA ESTEC, EADS Astrium, Fuji Electric Co., JAXA, Infinion STMicroelectronics, Univ. of Jyvaskyla, NASA Goddarad Space
Center, Sandia National Lab.
V. Ferlet-Cavrois, C. Binois, A. Carvalho, N. Ikeda, M. Inoue, B.
Eisener, S. Gamerith, G. Chaumont, F. Pintacuda, A.
Javanainen, J. R. Schwank, M. R. Shaneyfelt, J.-M. Lauenstein, R. L. Ladbury, M. Muschitiello, C. Poivey, and A.
Mohammadzadeh 3.2.8 3045-
3053 Total Ionizing Dose Induced Charge Carrier Scattering in Graphene Devices
Naval Research Laboratory, Univ. of Southern California, Sotera Defence
Solution
C. D. Cress, J. G. Champlain, I. S. Esqueda, J. T. Robinson, A. L.
Friedman, and J. J. McMorrow 3.2.9 2966-
2973
Impact of Back-Gate Bias and Device Geometry on the Total Ionizing Dose Response of 1-Transistor
Floating Body RAMs Vanderbilt Univ., IMEC, OSRAM N. N. Mahatme, E. X. Zhang, R. A. Reed, B. L. Bhuva, R. D.
Schrimpf, D. M. Fleetwood, D. Linten, E. Simoen, A. Griffoni, M. Aoulaiche, M. Jurczak, and G. Groeseneken
3.2.10 2878-2887
Radiation Effects in Pinned Photodiode CMOS Image Sensors: Pixel Performance Degradation Due to Total Ionizing Dose
ISAE, Univ. de Toulouse, CEA, Universite Jean Monnet
V. Goiffon, M. Estribeau, O. Marcelot, P. Cervantes, P. Magnan, M. Gaillardin, C. Virmontois, P. Martin-Gonthier, R. Molina, F.
Corbière, S. Girard, P. Paillet, and C. Marcandella 3.2.11 2995-3003 Total Dose Effects on Bipolar Integrated Circuits at
Low Temperature NASA JPL A. H. Johnston, R. T. Swimm, and D. O. Thorbourn
3.2.12 2945-2951 Effect of Accumulated Charge on the Total Ionizing
Dose Response of a NAND Flash Memory NSWC Crane M. J. Kay, M. J. Gadlage, A. R. Duncan, D. Ingalls, A. Howard, and T. R. Oldham
DD 3.2.13 3077-3080 Displacement Damage Effects in AlGaN/GaN High Electron Mobility Transistors
Naval Res. Lab. , Air Force Research Lab., New Mexico Institute of Mining and
Technology B. D. Weaver, P. A. Martin, J. B. Boos, and C. D. Cress 出典： IEEE Trans. on Nucl. Sci., Vol. 59, No.6、Ｄec.2012
SET
SEU
TID
最新デバイスの耐放射線性強化技術に関する検討委員会 平成25年度 成果報告書 7
3.1.4.3 SET 関連の発表
表 3.1.4-2 に SET 関連の発表概要を後述の各論の項番・タイトルとともにまとめる。
以下、個別に内容を概括する。
(1) SRAM ベース FPGA の SEU による信号遅延の影響
SRAM べース FPGA 、では図 3.1.4-1 に示すように CLB (Configuration Logic Block) をルー テイングスイッチの切り替えによって全体の
機能を決定するが、ルーテイングスイッチはト ラ ン ジ ス タ で 構 成 さ れ る た め 、 本 来 close
（データ“ 0 ”）のスイッチが反転すると、それに 接続する回路部分の静電容量が付加される ため、信号遅延が発生する可能性がある。
Ecole de Technol. Superieure の Tribealt ら は 、 こ れ を 確 認 す る た め 、 図 3.1.4.2 のような 2 組の同構成のリングオシレータか らなる測定系を構築し、両オシレータの周波数の差 f=f
1-f
2が非照射下で 12.4kHz になるように調整し、
TRIUMF の陽子照射実験を行った。
FPGA は Xilinx の Virtex 5 VLX50T (65nm) FPGA で 8-106MeV の陽子照射＠ TRIUMF で遅 延フォールトを確認。図 3.1.4-3 、表 3.1.4-3 に示す
ように 48 回の照射実験中 23 回の遅延フォールトを観測した。最少 40ps 、最大 128ps の遅延 表 3.1.4-2. SET 関係概況
項番・タイトル 概要
３．２．１
SRAM FPGAの
SEUによ
る信号遅延の影響
■SRAM
ベース
FPGA Xilinx Virtex5 VLX50T (65nm)のルーテイングスイッチの 反転による遅延フォールトを２組のリングオシレータへの陽子照射（
TRIUMF 8- 105MeV)により初めて実測
■最少40ps
、最大
128psの遅延フォールトを陽子エネルギー
35.4MeV以上で実測。
１０分間照射の累積では最大
400ps（陽子のフラックス
/フルエンスおよび実際の照 射時間の記載がないのであまり意味のない数値）
３．２．２
45nmSOIデバイスの
SETのオンチップ測定
■45nm FDSOI
インバータチェーンに重イオン照射実験
–厳密な測定をした
–
２種類のしきい値を持ったフローティングボディーとボディーコンタクト
–段数が長くなると
SETパルス幅の
Bias（平均値変化）と
Skew（標準偏差変化）が 大きくなることを確認
■
垂直照射最大
59MeV-cm2/mgで平均
90ps以下の
SETパルス
–概ね
1ps/(MeV-cm2/mg)で増加、最大
200ps–
特に
Fingeredゲートで斜め照射の組み合わせで
SETパルス幅が増加
■TCAD
シミュレーションと寄生容量を考慮した回路シミュレータ の組み合わせにより
SETパルス幅を評価できた。（「一致」は疑問）
３．２．３
16ビット
ADコンバータで 実証した複雑なアナログ 及びミックスドシグナル回 路の
SET評価の包括的な
方法論
■10Msps
の
2種類の
16ビット
ADCをシングル光子吸収レーザースキャンし、
ASET
のデジタル値、オシロスコープ波形、
Qsimシミュレーションとの 相関を取った。
■
重イオン試験データでは説明できない効果を明らかにした。
■SEE
の幅、ピーク振幅、発生頻度を関連付ける
3Dデータ表現方法を示した。
■
このグラフィックツールによって、より高い
LETでは
ASETのピーク振幅は縮 小しパルス幅は増加するトレンドを明らかになった。（レーザーと重イオン試 験の結果より裏づけできた。）
図 3.1.4-2. 実験装置構成
図 3.1.4-1. 遅延フォールトの概念
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10 分間照射の累積では最大 400ps 。
(2) 45nmSOI デバイスの SET のオンチップ測定
SET パルス幅は多段のインバータの出力の瞬時値の“ High ”をラッチに捕捉して、その個数によ り測定される手法が広く採用される。
Vanderbilt 大学の Loveless らは、
その手法そのものが持つ固有の誤 差要因を図 3.1.4-4 ～図 3.1.4-6 の 実験装置を用いて評価した。パルス 幅の測定回路は図 3.1.4-5 に示すよ うに、最大 64 ステージのインバータ で構成し、実際に使用する段数を Utilization Factor （ UF 、％）とし、
測定パルス幅の UF 依存性を調べ た。
その結果、図 3.1.4-7, 図 3.1.4-8 に示すように、 Bias （平均パルス幅 の変化）の横軸 Utilization factor 依存性は、 UF30% 基準で、デバイ スによるが 53-95ps 。 UF80% で最 大 60% 増加した。 Skew （パルス幅 標 準 偏 差 の 変 化 ） の 横 軸
Utilization factor 依存性は 2 → 31ps の増加が観測された。
図 3.1.4-5. パルス幅測定回路
（使用ステージ数/64 ステージ＝Utilization Factor、UF) 図 3.1.4-4. 測定系全体（16 の異なる 45nm PDSOI インバー タチェーンのブロックを同一回路で個別に測定
表 3.1.4-3. ODC を検出した 23 回（10 分間）の内訳：ODC の回数と遅延の 絶対値の合計
図 3.1.4-3. 照 射下 の信号 例（48 回中 23 回
35.4MeV 以上で ODC (Observed Delay Change)
検出、No.10）
最新デバイスの耐放射線性強化技術に関する検討委員会 平成25年度 成果報告書 9
(3) 16 ビット AD コンバータで実証した複雑なアナログ及びミックスド・シグナル回路の SET 評価の 包括的な方法論
ラドハード 16 ビット AD コンバータの SET 評価では、大量のデータを容易に分析することが必 要であった。デジタル回路では断面積による SEE の評価が定着しているが ASET (Analog SET) にはなく、評価パラメータが多い。（デジタルは閾値を超えるパルス幅のみ）さらに、アウトプットに対 するアプリケーション依存が強い。（閾値はシステム次第）
図 3.1.4-7. Bias（平均パルス幅の変化）の横軸 Utilization factor 依存性。
UF30%基準。デバイスによるが 53-95ps。UF80%で最大 60%増加。
図 3.1.4-8. Skew（パルス幅標準偏差の変化）の横軸 Utilization factor 依存性。2-31ps。
図 3.1.4-6. ターゲット回路（24 インバータチェーン×64 チェーン×16
カラム＝24576 インバータを 5 層の 4 入力 OR で 1 出力に）
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そこで、 Naval Res. Lab. の Zanchi らは、 ASET データを、振幅と幅を度数分布で表した 3D ヒ ストグラムで示し、直感的、視覚的な分析を可能とした。 DUT は COTS （民生品）： LTC2217 ＠リニ アテクノロジー製で、
・ラドハード品： UT16AD40P ＠ Aeroflex 製
・ 16 ビット AD コンバータ（ 100M サンプル／秒）
・アナログ入力範囲： 2.5Vp-p → LSB=38.1μV
図 3.1.4-9 のようなボード構成でアナログ入力をサンプルホールドで取り込んだのちにクロックに
併せて上位ビットから 5 段の DAC/ADC でデジタル化する。 Nd-YAG レーザおよび重イオンで特 定（ SHA, Reference V, Clock generator 、出力バッファ）を照射した。
結果を、図 3.1.4-10 に示すように、 ASET ピーク高、 ASET パルス幅、頻度の 3 次元表示をする と、 COTS とラドハード品の相違がクリアになる。同図では、データが軸にはりつくような形になるの
で、図 3.1.4-11 のように部分拡大すると、照射した部位によって分布が異なるなどの特徴抽出や、
細かい LET 依存性などの特徴抽出ができる。
図 3.1.4-10. SET 評価 3 次元プロット例
図 3.1.4-11. その他の SET 特性表示例
図 3.1.4-9. ボード構成と照射位置
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3.1.4.4 SEU・SEGR 関連の発表
表 3.1.4-4 に SEU 関連の発表概要をまとめる
以下個別に概括する。
(1) 低オーバーヘッドによる高 SER を実現した 28nmBulk/CMOS ヒステリシス DFF 回路 宇宙用の高耐性 FF は地上用としてはオーバース
ペックであり、オーバーヘッドが大きい。 Broadcom Corp. の Narasimhanm らは、図 3.1.4-12 に示すよ うに DFF のインバータ出力にドライブ力の小さいヒス テリシス・インバータを加えたヒステリシス 28nmDFF
回路 (HDFF) による、低パフォーマンス・オーバー
ヘッドで SER (Single-event error rate) 耐性向上 を通常 D ラッチと DICE 耐性と比較・検討した。ヒス テリシス・インバータの付加で図 3.1.4-13 に示すよう に、 high → low,low → High の閾電圧が高くなり（～
200mV) ノイズマージンが上がる。さらに付加容量増
加により Q
critが増加するため耐性が向上する。
ドライブ力が弱いのでそれ自体が SET を発しても Main のラッチへの影響は小さい。
α 線、中性子、重イオンで図 3.1.4-14 に示す系統で、 FF のデータを順送りしてデータを取得し、
SEU 耐性評価したところ、 表 3.1.4-5 ～ 7 に示すように、 LET<10MeV/(mg/cm
2) において、スタ ンダード DFF と比べて、 DICE には劣るものの、 HDFF は α 線で約 14 倍、中性子で約 3 倍強い 結果が得られた。 HDFF は DICE にくらべて表 3.1.4-7 にまとめるようにオーバーヘッドを低く抑え
表 3.1.4-4. SEU・SEGR 関係概況
項番 概要
３．２．４ 低オーバーヘッ ドによる高SERを実現し
た28nmBulk/CMOS ヒステリシスDFF回路
■ヒステリシスDFF回路(HDFF)により低パフォーマンス・オーバーヘッドでSER (Single-event error rate)耐性向上を実現した、RHBD論文。
■主に、α線/中性子に強い（スタンダードDFFと比べて、α線で14倍、中性子で3倍）実験 結果を取得した。
３．２．５ 65nmフローティングゲー
トセルにおける重イオン 暴露後のリテンションエ
ラー
■65nm 256Mb MLC NORフラッシュメモリの重イオン照射効果を調べた」。
■照射による直接のビット反転率は高く、LETｔｈ=3MeV
■２か月放置・再プログラム後のりテンションエラーはLETth＝40-53MeVで１年後も増加。
■Vthシフトは照射直後で大きいが、再プログラム後もL2,L3で発生（トラップ残る）
■m-TAT(multi-Trap Assisted Tunneling)モデルにより、本デバイスでトラップ2個でリーク パスを形成しうることが分かった。
３．２．６ 22nm Tri-Gateデバイス
のソフトエラー耐性
■22nm high-k メタルゲート(HKMG)・トライゲート プロセスで作成したメモリとロジックデ バイスの放射線起因ソフトエラー率(SER)を報告する
■32nmの平面デバイスと比較してTriGateのSERは宇宙線に対しては1.5倍から4倍、アル ファ線に対しては10倍以上改善する。組合わせ回路やメモリアレイのMCUに対しても同 様の改善が見られた
■SER削減(RSER)デバイスのSERは、32nmの通常デバイスと比較して、同等もしくは良 い性能を示した。
３．２．７ パワーMOSFETにおける 重イオン起因ゲート破壊 の統計的解析ー放射線 耐量保証の評価方法
■照射中に高いゲート電圧を印加した時の故障フルエンスは、傾き１のワイブル関数で フィッテイングでき、偶発的なシングルイベント故障メカニズムであることが示された。
■照射中にゲートを接地し、照射後にPGST電圧を増加させた時の故障電圧の測定値は 対数正規関数でフィッテインッグでき、高フルエンスにおける累積損傷現象であることが 示された。
図 3.1.4-12. ヒステリシスベース D ラッチ の構成（ドライブ力の小さいクロスカップ ルインバータ（ヒステリシス・インバータ）
を両側のノードに付加する。）
宇宙航空研究開発機構契約報告 JAXA-CR-14-001 12
(2) 65nm フローティングゲートセルにおける重イオン暴露後のリテンションエラー
フローティングゲートセル（フラッシュメモリ）は、図 3.1.4-15 に示すように、コントロールゲートの電 位をあげてソースードレイン間のチャネルを ON するが、中間に位置するフローティングゲートに電 子があると（負の電位）、その電位によりコントロールゲートがチャネル部に生成する電場が相殺さ れる。すなわち、チャネルが ON するコントロールゲートの電位 (V
th) がフローティングゲートに蓄積 された電子の量により変化する。フローティングゲートに蓄積される電荷量はドレインでのインパクト イオン化、トネリングにより調整される（書き込み）。蓄積された電子はソースの電位を高めることによ りトンネル効果により引き抜かれる（消去）。コントロールゲートの電位を特定値に設定して流れる電 流を検知することにより、フローティングゲートに書き込まれたデータを読み取ることができる。
フローティングゲートの電位は 2 値 (SLC,Single Level Cell) 、または 4 値 (MLC 、 Multi Level
Cell) のものが多く用いられるが、放射線により酸化膜中に生成した正電荷トラップを経由して、フ
ローティングゲートの電子が流入または流出することにより、 V
thが変動し、ソフトエラーとなる。
Padova 大の Bagatin らは、 65nm 256Mb MLC NOR フラッシュメモリの重イオン照射効果を 調べた。表 3.1.4-8 に示す重イオン照射による直接のビット反転率は図 3.1.4-16 に示すように、高く、
2 か月放置（トラップはアニールされて消滅を想定）・再プログラム後のりテンションエラーは LET
th＝ 40-53MeV で１年後も増加。 LET
th=3MeV であった。
図 3.1.4-13. 入力 low→high の時の出力変化 (Sim.)
図 3.1.4-14. 試験装置ブロック図（クロック系からの SET の 影響を防ぐため、データは All 0/All1）
表 3.1.4-5. α 線(
241Am)、中性子（TSL)照射結果
表 3.1.4-6. 重イオン照射結果（LBNL)
表 3.1.4-7. オーバーヘッド比較
最新デバイスの耐放射線性強化技術に関する検討委員会 平成25年度 成果報告書 13
V
thシフトは図 3.1.4-17 に示すように照射直後で大きいが、再プログラム後も図 3.1.4-18 に示す ように L2,L3 で発生した（トラップ残る）。
さらに、 m-TAT(multi-Trap Assisted Tunneling) モデルにより、本デバイスでトラップ 2 個で リークパスを形成しうることが分かった。
(3) 22nm Tri-Gate デバイスのソフトエラー耐性
図 3.1.4-19 に写真で示す TriGate などのマルチゲート素子は一層の CMOS スケーリングを進 めていく上で最有力技術と言われているが、ソフトエラーについては実験とシミュレーション結果が 整合しない。そこで、 Intel の Seifert らは、量産 TriGate 技術で作成した表 3.1.4-9 に示すメモリ とロジック回路のソフトエラー率を陽子 (198MeV) を用いて（図 3.1.4-20 に示すように LANSF の中 性子照射実験結果と大きな相違はなく代用できると主張）評価した。
図 3.1.4-15. フラッシュメモリの構造と V
thの 定義（参考）
p+サブ
ドレイン(n+) ソース(n+)
トンネル酸化膜 浮遊ゲート
ゲート酸化膜
制御ゲート Vｔｈ（浮遊ゲート内の電子の 量で、電流が流れだす電圧 Vthが変わる）」
e- e-
表 3.1.4-8. 照射重イオン（SIRAD＠INFN, Padova、垂直・斜め）
図 3.1.4-16. ビット当たりエラー断面積の実効 LET 依存性
図 3.1.4-17. 照射直後の V
th変化（FG への電 子流入(L0)、電子抜け(L1-L3)に対応）
図 3.1.4-18. 再プログラム後の V
th経時変化
宇宙航空研究開発機構契約報告 JAXA-CR-14-001 14
・（ SRAM)32nm planar は 22nm TriGate の 3.5 倍
・ 22nm Planar （外挿）は 22nm TriGate の 2 ～ 2.5 倍 耐性向上が見込めることが分かった。
p,n の面積比、 RCC, RTS, SEUT などの高耐性化デバイスなども評価（略。各論参照）も同様の 改善が見られた
(4) パワー MOSFET における重イオン起因ゲート破壊の統計的解析ー放射線耐量保証の評価方
法
縦型プレーナ MOSFET の SEGR 耐性評価には統計的信頼性が不十分（通常サンプル 2 ， 3 個のみ）として、 ESA の Ferlet-Cavrois らは、より多くのサンプル（ 8 ～ 16 個）を統計的に解析する ことにより、信頼性の高い評価手法を提案した。
図 3.1.4-22 に示すように、パワー MOSFET の SEGR は以下のように進行する。
①δ 電子発生と + 帯電
② Thermal spike （電子とフォノンの相互作用→溶解）
③電界が強い場合酸化膜中に高導電性プラズマワイヤができ発生した熱により、破壊に至る。
④電界が弱い場合、直径数 nm のウイークポイント（導電性）ができ、照射後バイアスをかけると ブレークダウンに至る場合がある。
表 3.1.4-10 に示したデバイスを用いて、図 3.1.4-23 に Si 中の LET 分布と共に示すイオンを用 いて SEGR 特性を調べた結果、
図 3.1.4-19. 22nmTriGate デバイスの写真
表 3.1.4-9. DUT
図 3.1.4-20. 陽子による SEU 断面積/中性子による SEU 断面積
図 3.1.4-21. スケーリング効果比較
最新デバイスの耐放射線性強化技術に関する検討委員会 平成25年度 成果報告書 15
①照射中に高いゲート電圧を印加した時の故障フルエンスは、図 3.1.4-24 に示すように、傾き 1 のワイブル関数でフィッティングでき、偶発的なシングルイベント故障メカニズムであることが示 された。
②照射中にゲートを接地し、照射後に PGST 電圧を増加させた時の故障電圧の測定値は図
3.1.4-25 に示すように、対数正規関数でフィッテインッグでき、高フルエンスにおける累積損傷
現象であることが示された。
図 3.1.4-22. パワーMOSFET 構造（参考）と SEGR メカニズム
表 3.1.4-10. DUT
図 3.1.4-23. （垂直）入射イオンと LET 分布
図 3.1.4-24. V
gs=-10V（強電界）時の累積ワイブル分 布：傾き 1 なので偶発的事象(SEE)を示唆
図 3.1.4-25. V
gs=0V（弱電界）照射後の PGST*試験による損傷電圧の対
数正規分布（傾きが直線なので累積損傷を示唆）
宇宙航空研究開発機構契約報告 JAXA-CR-14-001 16
3.1.4.5 SEGR, TID, DD 関連の発表
表 3.1.4-11(1),(2) に SEGR, TID, DD 関連の発表概要をまとめる
(1) TID 起因蓄積電荷がグラフェンデバイスのキャリア散乱に及ぼす影響
高い電子移動度（ >200000cm2/Vs 。 GaAs の一桁以上上）のため超高速デバイス（ TH ｚ動作）と して期待されているグラフェンだが、 FET にするとキャリア散乱のため、 1000 ～ 20000cm
2/Vs に低 下。
Naval Res. Lab. の Cress らは、グラフェン FET の TID 効果を評価することにより，酸化膜捕獲 電荷がグラフェンの電気伝導特性に及ぼす影響について検討した。
表 3.1.4-11(1). TID 関係概況
項番 概要
３．２．８
TID起因蓄積電荷が グラフェンデバイスの キャリア散乱に及ぼす
影響
■グラフェンFET
の
TID効果を評価することにより，酸化膜捕獲電荷が グラフェンの電気伝導特性に及ぼす影響について検討
■グラフェン近傍の電荷密度・位置を制御可能な手法を提案→
グラフェン，
CNT on SiO 2などの電気伝導機構解明に有用
３．２．９ １トランジスタ
FBRAMの
TID
応答へのバック ゲートバイアスとデバイ
ス形状の影響
■1-
トランジスタ型
FBRAM (Floating Body RAM)のメモリ特性に対する
TIDの影響につ いて、特にトランジスタの形状依存性（
W/L）についての影響を評価している。
■FBRAM
は博膜
BOX膜（
10nm）を持つ
FE-SOIで評価をおこなっている。
■酸化膜とスペーサーへの電荷トラップのリードウインドウへの影響について、実験と TCAD
により定量評価を行っている。
■照射による誘起リーク電流と界面トラップがリテンションに与える影響についても評価
している。
■小さい形状の素子はメモリウインドウ電圧のシフトは小さいがリテンションの劣化は大
きい。
■界面とバックゲート電圧のメモリ特性への影響も議論している。
３．２．１０ 埋め込みフォトダイオー ド
CMOSイメージセンサ ピクセルの
TIDによる性
能劣化
■埋め込みフォトダイオードCMOS
イメージセンサ（
PPD-CIS）に対するトータルドーズ効 果を
10kGy(SiO 2 )まで調べた。
■暗電流の増加や短波長領域における量子効率の低下に加え、PPD-CIS
特有の劣化 が明らかとなった。
■
劣化メカニズムを提案。
■
照射中に電圧印加されている（例えば、動作中）状態とされていない状態で、
PPD- CISの劣化は同等であることを実証。
表 3.1.4-11(2). TID・DD 関係概況
項番 概要
３．２．１１
（ＴＩＤ）
低温でのバイポーラ
ICに対するトータルドーズ
効果
■リニアIC
の低温でのトータルドーズ効果を検証
■温度依存性のため、低温でゲイン特性はかなり減少する
■-138℃で照射されたデバイスは、-50℃以上まで加熱させないとダメージが現れない
■CTRW*
モデルで表される輸送の温度特性で説明可能
■リニアIC
の低温での使用は、放射線ダメージ感受性と共に、強い 温度特性の影響を受ける
３．２
.１２ （ＴＩＤ）
NAND
フラッシュメモリ の
TIDへの蓄積電荷の
影響
■8Gb Samsung NAND Flash
（
K9F8G08U0M,60nm)の
TID試験（
Co-60)実施
■bit cell
を書き込む度に、
floating gate上に、より 多くの電荷が加わる。
■誤り率0.01%-0.1%
を許容範囲とした場合、
TID耐性は
50krad(Si)以上といえる。
３．２．１３
（DＤ）
AlGaN/GaN
高電子移動 度トランジスタの変位損
傷効果
■AlxGa1-xN/GaN HEMT
の放射線ダメージを実験的に観察した。
■他の化合物半導体HEMT
に比べ、
GaN系
HEMTは高い放射線耐性を示した。
■トータルドーズ（TID
）で発生した結晶欠陥により、二次元電子ガス
(2DEG)が散乱され る。
■GaN
系
HEMTでは、二次元電子ガスの近傍のピエゾ効果により、強い内部電界が発 生している。
■この電界により、電子散乱が抑制されるとともに、散乱電子が二次元電子ガス内に再
注入される確率が高くなるため、放射線耐性が向上する。
*Continue Time Random Walk
