Cyclone VデバイスのI/O機能、Cyclone Vデバイス・ハンドブック、Volume 1、第5章

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CV-52005-2.0

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Cyclone Vデバイス・ハンドブック

ISO 9001:2008 Registered

5. Cyclone V デバイスの I/O 機能

この章では、Cyclone^®VのI/Oエレメント（IOE）の機能について詳しく説明し、既存および新たに登場するI/O規格および要件にどのように準拠するか説明します。

Cyclone VのI/Oは、幅広い機能をサポートします。

■ 非電圧リファレンス形式および電圧リファレンス形式のシングル・エンドI/O規格

■ 低電圧差動信号（LVDS）、スケーラブルな低電圧信号（SLVS）、RSDS、

mini-LVDS、HSTL、HSUL、およびSSTLのI/O規格

■ シリアライザ/デシリアライザ（SERDES）

■ プログラマブル出力ドライブ強度

■ プログラマブル・スルー・レート

■ プログラマブル・バス・ホールド

■ プログラマブル・プルアップ抵抗

■ プログラマブル・プリエンファシス

■ プログラマブルI/O遅延

■ プログラマブル電圧出力差（V_OD）

■ オープン・ドレイン出力

■ 直列On-Chip Termination（R_S OCT）

■ 並列On-Chip Termination（R_T OCT）

■ 差動On-Chip Termination（R_D OCT）

■ 高速差動I/Oのサポート

1 この章の情報は、特に記述がない限りすべてのCyclone Vバリアントに適用可能です。

この章は、以下の項で構成されています。

■ 5–2ページの「標準I/O規格サポート」

■ 5–4ページの「デザインの検討事項」

■ 5–8ページの「I/Oバンク」

■ 5–13ページの「IOEの機能」

■ 5–16ページの「プログラマブルIOE機能」

■ 5–19ページの「OCT手法」

■ 5–27ページの「I/O規格の終端方法」

June 2012 CV-52005-2.0

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5‒2 第 5 章： Cyclone V デバイスの I/O 機能 標準 I/O 規格サポート

■ 5–36ページの「高速差動I/Oインタフェース」

■ 5–40ページの「LVDSチャネルおよび専用回路」

■ 5–45ページの「小数PLLおよびCyclone Vクロッキング」

■ 5–46ページの「差動トランスミッタ」

■ 5–50ページの「差動レシーバ」

■ 5–56ページの「ソース同期タイミング見積もり」

標準 I/O 規格サポート

表 5–1に、サポートされているI/O規格および標準的な電源の電圧値を示します。

表 5‒1. Cyclone V の I/O 規格および電圧レベル⁽¹⁾（その１）

I/O 規格 規格サポート

V_CCIO（V） V_CCPD（V）

（プリドラ イバ電圧）

V_REF（V）

（入力リ ファレン

ス電圧）

V_TT（V）

（ボード終 入力動作 出力動作 端電圧）

3.3-V LVTTL/3.3-V LVCMOS⁽²⁾ JESD8-B 3.3/3.0/2.5 3.3 3.3 — —

3.0-V LVTTL/3.0-V LVCMOS⁽²⁾ JESD8-B 3.0/2.5 3.0 3.0 — —

2.5-V LVCMOS⁽²⁾ JESD8-5 3.0/2.5 2.5 2.5 — —

1.8-V LVCMOS^(2),⁽³⁾ JESD8-7 1.8/1.5 1.8 2.5 — —

1.5-V LVCMOS⁽²⁾ JESD8-11 1.8/1.5 1.5 2.5 — —

1.2-V LVCMOS JESD8-12 1.2 1.2 2.5 — —

3.0-V PCI⁽⁴⁾ PCI Rev. 2.2 3.0 3.0 3.0 — —

3.0-V PCI-X^(4),⁽⁵⁾ PCI-X Rev. 1.0 3.0 3.0 3.0 — —

SSTL-2 Class I JESD8-9B ⁽⁶⁾ 2.5 2.5 1.25 1.25

SSTL-2 Class II JESD8-9B ⁽⁶⁾ 2.5 2.5 1.25 1.25

SSTL-18 Class I⁽³⁾ JESD8-15 ⁽⁶⁾ 1.8 2.5 0.90 0.90

SSTL-18 Class II⁽³⁾ JESD8-15 ⁽⁶⁾ 1.8 2.5 0.90 0.90

SSTL-15 Class I⁽³⁾ — ⁽⁶⁾ 1.5 2.5 0.75 0.75

SSTL-15 Class II⁽³⁾ — ⁽⁶⁾ 1.5 2.5 0.75 0.75

SSTL-15 JESD79-3D ⁽⁶⁾ 1.5 2.5 0.75 —⁽⁷⁾

SSTL-135⁽³⁾ — ⁽⁶⁾ 1.35 2.5 0.675 —⁽⁷⁾

SSTL-125 ⁽³⁾ — ⁽⁶⁾ 1.25 2.5 0.625 —⁽⁷⁾

1.8-V HSTL Class I JESD8-6 ⁽⁶⁾ 1.8 2.5 0.90 0.90

1.8-V HSTL Class II JESD8-6 ⁽⁶⁾ 1.8 2.5 0.90 0.90

1.5-V HSTL Class I⁽²⁾ JESD8-6 ⁽⁶⁾ 1.5 2.5 0.75 0.75

1.5-V HSTL Class II⁽²⁾ JESD8-6 ⁽⁶⁾ 1.5 2.5 0.75 0.75

1.2-V HSTL Class I JESD8-16A ⁽⁶⁾ 1.2 2.5 0.6 0.6

1.2-V HSTL Class II JESD8-16A ⁽⁶⁾ 1.2 2.5 0.6 0.6

HSUL-12 ⁽³⁾ — ⁽⁶⁾ 1.2 2.5 0.6 —⁽⁷⁾

差動SSTL-2 Class I JESD8-9B ⁽⁶⁾ 2.5 2.5 — 1.25

差動SSTL-2 Class II JESD8-9B ⁽⁶⁾ 2.5 2.5 — 1.25

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第 5 章： Cyclone V デバイスの I/O 機能 5‒3 標準 I/O 規格サポート

差動SSTL-18 Class I JESD8-15 ⁽⁶⁾ 1.8 2.5 — 0.90

差動SSTL-18 Class II JESD8-15 ⁽⁶⁾ 1.8 2.5 — 0.90

差動SSTL-15 Class I — ⁽⁶⁾ 1.5 2.5 — 0.75

差動SSTL-15 Class II — ⁽⁶⁾ 1.5 2.5 — 0.75

差動1.8-V HSTL Class I JESD8-6 ⁽⁶⁾ 1.8 2.5 — 0.90

差動1.8-V HSTL Class II JESD8-6 ⁽⁶⁾ 1.8 2.5 — 0.90

差動1.5-V HSTL Class I JESD8-6 ⁽⁶⁾ 1.5 2.5 — 0.75

差動1.5-V HSTL Class II JESD8-6 ⁽⁶⁾ 1.5 2.5 — 0.75

差動1.2-V HSTL Class I JESD8-16A ⁽⁶⁾ 1.2 2.5 — 0.60

差動1.2-V HSTL Class II JESD8-16A ⁽⁶⁾ 1.2 2.5 — 0.60

差動SSTL-15 JESD79-3D ⁽⁶⁾ 1.5 2.5 — —⁽⁷⁾

差動SSTL-135 — ⁽⁶⁾ 1.35 2.5 — —⁽⁷⁾

差動SSTL-125 — ⁽⁶⁾ 1.25 2.5 — —⁽⁷⁾

差動HSUL-12 — ⁽⁶⁾ 1.2 2.5 — —⁽⁷⁾

LVDS ANSI/TIA/EIA-644 ⁽⁶⁾ 2.5 2.5 — —

RSDS — ⁽⁶⁾ 2.5 2.5 — —

Mini-LVDS — ⁽⁶⁾ 2.5 2.5 — —

LVPECL⁽⁸⁾ — ⁽⁶⁾ — 2.5 — —

SLVS⁽⁹⁾ JESD8-13 ⁽⁶⁾ — 2.5 — —

表 5–1の注：

(1) バンクにSSTL、HSTL、およびHSUL入力がない場合であっても、VREFピンにSSTL、HSTL、およびHSUL出力を割り当てる

ことはできません。

(2) ハード・プロセッサ・システム（HPS）コラムI/Oでサポートされています。

(3) HPSロウI/Oでサポートされています。

(4) 3.3 VのPCIおよびPCI-XのI/O規格はサポートされていません。

(5) PCI-Xは、直線領域のPCI-X I-V曲線要件に適合していません。

(6) シングル・エンドHSTL/SSTL/HSUL、差動SSTL/HSTL/HSUL、およびLVDS入力バッファは、V_CCPDで駆動します。

(7) 通常、このI/O規格はボード終端を必要としません。

(8) LVPECLのI/O規格は、入力クロック動作のみサポートします。

(9) SLVSのI/O規格は、入力動作のみサポートします。

表 5‒1. Cyclone V の I/O 規格および電圧レベル⁽¹⁾（その２）

I/O 規格 規格サポート

V_CCIO（V） V_CCPD（V）

（プリドラ イバ電圧）

V_REF（V）

（入力リ ファレン

ス電圧）

V_TT（V）

（ボード終 入力動作 出力動作 端電圧）

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5‒4 第 5 章： Cyclone V デバイスの I/O 機能 デザインの検討事項

デザインの検討事項

デザインを成功させるために注意すべき検討事項がいくつかあります。

f 絶対最大定格および過渡期間における最大許容オーバーシュートについて詳しくは、

Cyclone V Device Datasheetを参照してください。

I/O バンクの制約

以下の項では、デバイスで非電圧リファレンス形式および電圧リファレンス形式の I/O規格を混在させるためのガイドラインを示します。

非電圧リファレンス形式の規格

Cyclone Vデバイスの各I/Oバンクには、専用のVCCIOピンがあり、1.2、1.25、1.35、

1.5、1.8、2.5、3.0または3.3 Vのいずれか1つのV_CCIOのみサポートします。I/O規格がI/OバンクのV_CCIOレベルをサポートする場合、I/Oバンクは、異なる差動I/O規格が割り当てられたいかなる数の入力信号でも同時にサポートできます。

出力信号の場合、1つのI/OバンクはV_CCIOと同じ電圧でドライブする非電圧リファレンス形式の出力信号をサポートします。1つのI/Oバンクは1つのV_CCIOの値しか取ることができないため、非電圧リファレンス信号に対してはその1つの値のみドライブ・アウトできます。

例えば、V_CCIO設定が2.5 VのI/Oバンクは、2.5 Vの標準入力と出力、および

3.0-V LVCMOS入力のみをサポートします。

電圧リファレンス形式の規格

電圧リファレンス形式のI/O規格に対応するために、Cyclone Vデバイスの各I/Oバンクは、専用のVREFピンを備えています。各バンクが持つことができるのは、1つの V_CCIO電圧レベルと1つの電圧リファレンス（V_REF）レベルだけです。

シングル・エンド規格または差動規格に対応するI/Oバンクは、V_CCIOおよび V_REFが同じレベルの場合、電圧リファレンス形式の規格をサポートできます。

電圧リファレンス形式の双方向信号および出力信号は、I/OバンクのV_CCIO電圧と同じでなければなりません。

例えば、V_CCIOが2.5 VのI/Oバンクには、SSTL-2出力ピンしか配置できません。

電圧リファレンス形式の規格と非電圧リファレンス形式の規格の混在

I/Oバンクはルール・セットを個別に適用することによって、電圧リファレンス形式のピンおよび非電圧リファレンス形式のピンをサポートできます。

第1の例：I/Oバンクは1.8VのV_CCIOおよび0.9 VのV_REFで、SSTL-18入力/出力と

1.8 V入力/出力をサポートできます。

第2の例：I/Oバンクは1.5 VのV_CCIOおよび0.75 VのV_REFで、1.5 V規格、1.8 V入力

（出力は非適用）、および1.5-V HSTL I/O規格をサポートできます。

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第 5 章： Cyclone V デバイスの I/O 機能 5‒5 デザインの検討事項

V

_CCPD

制約

1つのVCCPDピンは、I/Oバンクのグループで共有されます。Cyclone VでのV_CCPDグルーピングは、以下の通りです。各行の項目は、それぞれ独立したグループです。

■ BANK 3A

■ BANK3B + BANK4A

■ BANK5A

■ BANK5B

■ BANK6A

■ BANK7A + BANK8A

第1の例：グループ内の1つのI/Oバンクが3.0 VのV_CCPDの場合、グループ内の他

のI/Oバンクも3.0 VのV_CCPDを使用する必要があります。ここで、グループ内の各

I/Oバンクも3.0 VのV_CCIOを使用する必要があります。

第2の例：グループ内の1つのI/Oバンクが2.5 VのV_CCPDの場合、グループ内の他のI/Oバンクも2.5 VのV_CCPDを使用する必要があります。しかし、各I/Oバンクは、

それとは異なる1.2、1.25、1.35、1.5、1.8、または2.5 VのV_CCIO電圧を使用することができます。

V

_CCIO

制約

I/Oバンクを使用する場合、V_CCIO電圧が同じバンクのV_CCPD電圧と互換性があることを確認する必要があります。いくつかのバンクは、同じVCCPDパワー・ピンを共有する可能性があります。これにより、VCCPDパワー・ピンを共有するバンクで使用可能なV_CCIO電圧が制限されることになります。

第1の例：VCCPD3Bが2.5 Vに接続されている場合、3Bおよび4Aのバンク用の VCCIOピンは、1.2 V、1.25 V、1.35 V、1.5 V、1.8 V、または2.5 Vのいずれかに接続することができます。

第2の例：VCCPD3Bが3.0 Vに接続されている場合、3Bおよび4Aのバンク用の VCCIOピンも3.0 Vに接続する必要があります。

V

_REF

ピン制約

共有VREFピンを、LVDSまたは外部メモリ・インタフェース・ピンとして割り当てることはできません。

SSTL、HSTL、およびHSULのI/O規格は、共有VREFピンをサポートしません。

例えば、特定のB1pピンまたはB1nピンが共有VREFピンの場合、関連するB1p/B1n ピン・ペアにはLVDSトランスミッタ・サポートがありません。

共有VREFピンは、ノーマルI/Oとして使用された場合、パフォーマンスが低減します。システムのF_MAXを決定するために、ボード・デザインを使用してSI解析を実行する必要があります。

3.3 - V I/O のインタフェース

デバイスの信頼性と適切な動作を実現するには、Cyclone Vデバイスを使用して3.3 V I/Oシステムとインタフェースするときに、デバイスの絶対最大定格に違反してはいけません。

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5‒6 第 5 章： Cyclone V デバイスの I/O 機能 デザインの検討事項

トランスミッタでは、低速スルー・レートおよび直列終端を使用してI/Oピンでのオーバーシュートおよびアンダーシュートを制限します。

レシーバでは、オンチップ・クランプ・ダイオードを使用してI/Oピンでのオーバーシュートおよびアンダーシュートを制限します。

f 絶対最大定格および過渡期間における最大許容オーバーシュートについて詳しくは、

Cyclone V Device Datasheetを参照してください。

1 アルテラでは、オーバシュート電圧およびアンダーシュート電圧は仕様範囲内にあることを確認する上で、IBISシミュレーションまたはSPICEシミュレーションを実行することを推奨しています。

LVDS チャネル

LVDSアプリケーションでは、整数PLL（phase-locked loop）モードでPLLを使用する必要があります。

差動ピン配置

LVDSチャネルを使用する場合、以下の項のガイドラインに準拠する必要があります。

Quartus^®IIコンパイラは、デザインを自動的にチェックし、ガイドラインに沿ってい

ない場合はエラー・メッセージを発行して、適切な高速動作を確認します。

Cyclone Vデバイスの高速差動I/Oインタフェースについて詳しくは、5–36ページの

「高速差動I/Oインタフェース」を参照してください。

LVDS チャネルのドライブ距離

各PLLは、エリア全体ですべてのLVDSをドライブできます。

コーナー PLL およびセンター PLL の使用

コーナーPLLを使用してすべてのトランスミッタ・チャネルをドライブでき、またセンターPLLを使用して同じI/OバンクのすべてのLVDSレシーバ・チャネルをドライブできます。

各PLLでドライブされるチャネルがインタリーブされない場合、コーナーPLLおよびセンターPLLは、同じI/Oエリア内のデュープレックス・チャネルをドライブできます。

コーナーおよびセンター、レフトとライトPLLでドライブされるチャネル・グループ間に分離は必要ありません。

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第 5 章： Cyclone V デバイスの I/O 機能 5‒7 デザインの検討事項

図 5–1に、トランスミッタ・チャネルおよびレシーバ・チャネルを同じLVDSモジュールでドライブする2つの異なるPLLを示します。

3

図 5–2に、LVDS I/Oの無効な配置を示します。

図 5‒1. LVDS 差動 I/O を同一エリア内でドライブするコーナーおよびセンター PLL

図 5‒2. コーナーおよびセンター PLL によってドライブされたチャネルのインタリーブ のために無効な LVDS I/O の配置

Channels Driven by Corner PLL Corner PLL

Reference CLK Diff RX Diff TX

Diff RX Diff TX Diff RX Diff TX Diff RX Diff TX Diff RX Diff TX Diff RX Diff TX Diff RX Diff TX Diff RX Diff TX Diff RX Diff TX

Diff RX Diff TX Reference CLK

Center PLL

Corner PLL Reference CLK

Reference CLK Center PLL

Channels Driven by Center PLL No Separation Buffer Needed LVDS I/O

LVDS I/O LVDS I/O LVDS I/O LVDS I/O LVDS I/O LVDS I/O LVDS I/O LVDS I/O

LVDS I/O

Reference CLK Center PLL Corner PLL Reference CLK

LVDS I/O LVDS I/O LVDS I/O LVDS I/O LVDS I/O LVDS I/O LVDS I/O LVDS I/O

LVDS I/O

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5‒8 第 5 章： Cyclone V デバイスの I/O 機能 I/O バンク

I/O バンク

特定のデバイス内のCyclone V I/Oバンク数は、デバイス集積度によって異なります。

各I/Oバンクは複数のI/O規格を同時にサポートできます。

図 5–3に、Cyclone V EデバイスのI/Oバンクを示します。

図 5–4に、Cyclone V GXおよびGTデバイスのI/Oバンクを示します。

図 5‒3. Cyclone V E デバイスの I/0 バンク⁽¹⁾

図 5–3の注：

(1) これはシリコン・ダイの上面図であり、デバイス・パッケージの裏面図に相当します。

図 5‒4. Cyclone V GX および GT デバイスの I/0 バンク⁽¹⁾

図 5–4の注：

Bank 2A

Bank 7A

Bank 6A

Bank 8A

Bank 5BBank 5A

Bank 4A Bank 3B

Bank 3A

Bank 7A

Bank 6A

Transceiver Block

Bank 8A

Bank 5BBank 5A

Bank 4A Bank 3B

Bank 3A

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第 5 章： Cyclone V デバイスの I/O 機能 5‒9 I/O バンク

図 5–5に、Cyclone V SEデバイスのI/Oバンクを示します。

図 5–6に、Cyclone V SXおよびSTデバイスのI/Oバンクを示します。

図 5‒5. Cyclone V SE デバイスの I/0 バンク⁽¹⁾

図 5–5の注：

図 5‒6. Cyclone V SX および ST デバイスの I/0 バンク⁽¹⁾

図 5–6の注：

Bank 8A HPS Column I/O

HPS Row I/OBank 5BBank 5A

Bank 4A Bank 3B

Bank 3A

HPS Core

Transceiver Block

Bank 8A HPS Column I/O

HPS Row I/OBank 5BBank 5A

Bank 4A Bank 3B

Bank 3A

HPS Core

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モジュラー I/O バンク

Cyclone VデバイスのI/Oピンは、モジュラーI/Oバンクと呼ばれるグループで編成さ

れます。

表 5–2に、Cyclone V EデバイスのモジュラーI/Oバンクを示します。

表 5–3に、Cyclone V GXデバイスのモジュラーI/Oバンクを示します。

表 5‒2. Cyclone V E デバイスのモジュラー I/O バンク ̶ 暫定仕様 コード名 パッケージ

FPGA I/O バンク

合計 2A 3A 3B 4A 5A 5B 6A 7A 8A

A2

F256 16 16 16 16 16 16 — 16 16 128

U324 32 16 16 32 16 16 — 32 16 176

U484 16 16 32 48 16 16 — 48 32 224

F484 16 16 32 48 16 16 — 48 32 224

A4

F256 16 16 16 16 16 16 — 16 16 128

U324 32 16 16 32 16 16 — 32 16 176

U484 16 16 32 48 16 16 — 48 32 224

F484 16 16 32 48 16 16 — 48 32 224

A5 U484 — 16 32 48 16 32 — 48 32 224

F484 — 16 32 48 16 16 — 80 32 240

A7

U484 — 16 32 48 16 48 — 48 32 240

F484 — 16 32 48 16 16 — 80 32 240

F672 — 16 32 80 16 64 16 80 32 336

F896 — 32 48 80 32 48 80 80 80 480

A9

F484 — 16 32 48 16 16 — 64 32 224

F672 — 16 32 80 16 32 48 80 32 336

F896 — 32 48 80 32 48 80 80 80 480

表 5‒3. Cyclone V GX デバイスのモジュラー I/O バンク（その１）̶ 暫定仕様 コード名 パッ

ケージ

合計 3A 3B 4A 5A 5B 6A 7A 8A

C3

U324 TBD TBD TBD TBD TBD TBD TBD TBD TBD

U484 16 32 48 16 16 — 48 32 208

F484 16 32 48 16 16 — 48 32 208

C4

U484 16 32 48 16 32 — 48 32 224

F484 16 32 48 16 16 — 80 32 240

F672 16 32 80 16 64 16 80 32 336

C5

U484 16 32 48 16 32 — 48 32 224

F484 16 32 48 16 16 — 80 32 240

F672 16 32 80 16 64 16 80 32 336

(12)

第 5 章： Cyclone V デバイスの I/O 機能 5‒11 I/O バンク

表 5–4に、Cyclone V GTデバイスのモジュラーI/Oバンクを示します。

表 5–5に、Cyclone V SEデバイスのモジュラーI/Oバンクを示します。

C7

U484 16 32 48 16 48 — 48 32 240

F484 16 32 48 16 16 — 80 32 240

F672 16 32 80 16 64 16 80 32 336

F896 32 48 80 32 48 80 80 80 480

C9

F484 16 32 48 16 16 — 64 32 224

F672 16 32 80 16 32 48 80 32 336

F896 32 48 80 32 48 80 80 80 480

F1152 TBD TBD TBD TBD TBD TBD TBD TBD TBD

表 5‒4. Cyclone V GT デバイスのモジュラー I/O バンク ̶ 暫定仕様 コード名 パッ

ケージ

合計 3A 3B 4A 5A 5B 6A 7A 8A

D5

U484 16 32 48 16 32 — 48 32 224

F484 16 32 48 16 16 — 80 32 240

F672 16 32 80 16 64 16 80 32 336

D7

U484 16 32 48 16 48 — 48 32 240

F484 16 32 48 16 16 — 80 32 240

F672 16 32 80 16 64 16 80 32 336

F896 32 48 80 32 48 80 80 80 480

D9

F484 16 32 48 16 16 — 64 32 224

F672 16 32 80 16 32 48 80 32 336

F896 32 48 80 32 48 80 80 80 480

F1152 TBD TBD TBD TBD TBD TBD TBD TBD TBD

表 5‒5. Cyclone V SE デバイスのモジュラー I/O バンク（その１）̶ 暫定仕様

コード名 パッ ケージ

HPS ロウ I/O バン

ク

HPS カラム I/O バンク

FPGA I/O バ

ンク合計

3 A

3 B

4 A

5 A

5

B 6A 6B 7 A

7 B

7 C

7

D 8A

A2 U484 16 6 22 16 — 52 23 19 21 8 14 6 203

U672 16 32 68 16 — 56 44 19 22 12 14 13 312

A4 U484 16 6 22 16 — 52 23 19 21 8 14 6 203

U672 16 32 68 16 — 56 44 19 22 12 14 13 312 表 5‒3. Cyclone V GX デバイスのモジュラー I/O バンク（その２）̶ 暫定仕様

合計 3A 3B 4A 5A 5B 6A 7A 8A

(13)

表 5–6に、Cyclone V SXデバイスのモジュラーI/Oバンクを示します。

表 5–7に、Cyclone V STデバイスのモジュラーI/Oバンクを示します。

A5

U484 16 6 22 16 — 52 23 19 21 8 14 6 203

U672 16 32 68 16 — 56 44 19 22 12 14 13 312 F896 32 48 80 32 16 56 44 19 22 12 14 80 455

A6

U484 16 6 22 16 — 52 23 19 21 8 14 6 203

U672 16 32 68 16 — 56 44 19 22 12 14 13 312 F896 32 48 80 32 16 56 44 19 22 12 14 80 455

表 5‒6. Cyclone V SX デバイスのモジュラー I/O バンク ̶ 暫定仕様

ク

FPGA I/O バ

ンク合計

3 A

3 B

4 A

5 A

5

B 6A 6B 7 A

7 B

7 C

7 D 8A

C2 U672 16 32 68 16 — 56 44 19 22 12 14 13 312

C4 U672 16 32 68 16 — 56 44 19 22 12 14 13 312

C5 U672 16 32 68 16 — 56 44 19 22 12 14 13 312

F896 32 48 80 32 16 56 44 19 22 12 14 80 455

C6 U672 16 32 68 16 — 56 44 19 22 12 14 13 312

F896 32 48 80 32 16 56 44 19 22 12 14 80 455

表 5‒7. Cyclone V ST デバイスのモジュラー I/O バンク ̶ 暫定仕様

ク

FPGA I/O バ

ンク合計 3

A 3 B

4 A

5 A

5

B 6A 6B 7 A

7 B

7 C

7 D 8A

D5 F896 32 48 80 32 16 56 44 19 22 12 14 80 455

D6 F896 32 48 80 32 16 56 44 19 22 12 14 80 455

表 5‒5. Cyclone V SE デバイスのモジュラー I/O バンク（その２）̶ 暫定仕様

ク

FPGA I/O バ

ンク合計

3 A

3 B

4 A

5 A

5

B 6A 6B 7 A

7 B

7 C

7

D 8A

(14)

第 5 章： Cyclone V デバイスの I/O 機能 5‒13 IOE の機能

IOE の機能

Cyclone VデバイスのIOEは、1個の双方向I/OバッファおよびI/Oレジスタで構成されており、完全なエンベデッド双方向シングル・データ・レート（SDR）またはダブル・データ・レート（DDR）転送をサポートします。

IOEは、Cyclone Vデバイス周辺のI/Oブロック内に配置されています。

図 5–7に、Cyclone VのIOEの構造を示します。

図 5‒7. Cyclone V の IOE の構造^(1),⁽²⁾

図 5–7の注：

(1) D3_0およびD3_1 遅延には、Quartus IIソフトウェアに同じ使用可能な設定があります。

(2) 1つのダイナミックOCTコントロールはDQ/DQSグループ単位で使用可能です。

4

Open Drain

On-Chip Termination

Bus-Hold Circuit Programmable

Current Strength and

Slew Rate Control

VCCIO Programmable Pull-Up Resistor

Half Data Rate Block Write

Data from Core

4

PRN

D Q

PRN

D Q

PRN

D Q

PRN

D Q

PRN

D Q

OE Register

Output Register

clkout To Core To Core

D5 Delay

Input Register

PRN

D Q

Input Register PRN

D Q

Input Register

clkin

D5 Delay

Read Data to Core

From OCT Calibration Block

D3_0 Delay

D3_1 Delay

D1 Delay

Output Buffer

Input Buffer

D5_OCT From Core

DQS Logic Block

Dynamic OCT Control (2)

D4 Delay DQS

CQn

Read FIFO OE 2

from Core

Half Data Rate Block

(15)

5‒14 第 5 章： Cyclone V デバイスの I/O 機能 IOE の機能

電流強度

プログラマブル電流強度を使用して、長い伝送線路またはレガシー・バックプレーンに起因する高い信号減衰の影響を緩和できます。

Cyclone Vデバイスの各I/Oピンの出力バッファは、以下のI/O規格に適合させるため

のプログラマブル電流強度コントロール機能が内蔵されています。

表 5–8に、Cyclone Vデバイスのプログラマブル電流強度の設定を示します。

1 アルテラは、特定のアプリケーションに対する最も良い電流強度設定を決定する上で、IBISまたはSPICEシミュレーションを実行することを推奨しています。

表 5‒8. プログラマブル電流強度の設定 ̶ 暫定仕様

I/O 規格 I_OH/ I_OL電流強度設定（mA）⁽¹⁾

3.3-V LVTTL⁽²⁾ 16⁽³⁾、8、4

3.3-V LVCMOS⁽²⁾ 2

3.0-V LVTTL⁽²⁾ 16、12、8、4

3.0-V LVCMOS⁽²⁾ 16、12、8、4

2.5-V LVCMOS ⁽²⁾ 16、12、8、4

1.8-V LVCMOS⁽²⁾ 12、10、8、6、4、2

1.5-V LVCMOS⁽²⁾ 12、10、8、6、4、2

1.2-V LVCMOS 8、6、4、2

SSTL-2 Class I 12、10、8

SSTL-2 Class II 16

SSTL-18 Class I⁽²⁾ 12、 10、8、6、4

SSTL-18 Class II⁽²⁾ 16

SSTL-15 Class I⁽²⁾ 12、10、8、6、4

SSTL-15 Class II⁽²⁾ 16

1.8-V HSTL Class I 12、10、8、6、4

1.8-V HSTL Class II 16

1.5-V HSTL Class I⁽²⁾ 12、10、8、6、4

1.5-V HSTL Class II⁽²⁾ 16

1.2-V HSTL Class I 12、10、8、6、4

1.2-V HSTL Class II 16

表 5–8の注：

(1) Quartus IIソフトウェアのデフォルトの電流強度設定は、太字で示す電流強度です。

(2) HPSでサポートされています。

(3) HPSでサポートされていません。

(16)

第 5 章： Cyclone V デバイスの I/O 機能 5‒15 IOE の機能

MultiVolt I/O インタフェース

MultiVolt I/Oインタフェース機能によって、すべてのパッケージのCyclone Vデバイスは電源電圧の異なるシステムとインタフェースすることができます。

表 5–9に、Cyclone VのMultiVolt I/Oサポートを示します。

表 5‒9. Cyclone V デバイスの MultiVolt I/O サポート^(1), ⁽²⁾ V_CCI

（V）O

入力信号（V） 出力信号（V）

1.2 1.25 1.35 1.5 1.8 2.5 3.0 3.3 1.2 1.2 5

1.3

5 1.5 1.8 2.5 3.0 3.3

1.2 Y — — — — — — — Y — — — — — — —

1.25 — Y — — — — — — — Y — — — — — —

1.35 — — Y — — — — — — — Y — — — — —

1.5 — — — Y Y — — — — — — Y — — — —

1.8 — — — Y Y — — — — — — — Y — — —

2.5 — — — — — Y Y⁽³⁾ Y⁽³⁾ — — — — — Y — —

3.0 — — — — — Y Y⁽³⁾ Y⁽³⁾ — — — — — — Y —

3.3 — — — — — Y Y⁽³⁾ Y⁽³⁾ — — — — — — — Y

表 5–9の注：

(1) ピン電流はデフォルト値よりもわずかに高くなることがあります。駆動デバイスのV_OL最大電圧およびV_OH最低電圧が、適

用されるCyclone VデバイスのV_IL最大電圧仕様およびV_IH最小電圧仕様に違反していないことを検証する必要があります。

(2) V_CCIO = 1.2、1.25、1.35、1.5、1.8、および2.5 Vでは、V_CCPD = 2.5 Vです。V_CCIO = 3.0 VではV_CCPD = 3.0 Vです。V_CCIO = 3.3 Vでは V_CCPD = 3.3 Vです。

(3) アルテラは、入力信号が3.0 Vか3.3 Vのとき、I/Oピンの上にオンチップ・クランプ・ダイオードを使用することを推奨しています。

(17)

5‒16 第 5 章： Cyclone V デバイスの I/O 機能 プログラマブル IOE 機能

プログラマブル IOE 機能

Cyclone VのI/Oは、表 5–10に示すようにプログラマブル機能をサポートします。

スルー・レート・コントロール

各レギュラー・ファンクションおよびデュアル・ファンクションの出力バッファI/O ピンに内蔵されているプログラマブル出力スルー・レート・コントロール機能よって、以下のコンフィギュレーションが可能になります。

■ 高速スルー・レート—高性能システムに高速転送を提供します。

■ 低速スルー・レート—システム・ノイズを低減させますが、立ち上がりおよび立ち下がりエッジに一定の遅延が追加されます。

各I/Oピンにはスルー・レート・コントロール機能が提供されているため、ユーザーはピン単位でスルー・レートを指定することができます。

1 アルテラは、特定のアプリケーションに対する最良のスルー・レート設定を決定する上で、IBISまたはSPICEシミュレーションを実行することを推奨しています。

I/O 遅延

次の項では、プログラマブルIOE遅延およびプログラマブル出力バッファ遅延について説明します。

プログラマブル IOE 遅延

プログラマブルな遅延機能をアクティブにして、ゼロ・ホールド・タイム、最小セットアップ・タイム、クロックから出力への時間の延長を行うことができます。

表 5‒10. サポートされる I/O の機能および設定 ⁽¹⁾

機能設定条件

スルー・レート・コン

トロール 0 = 低速、1 = 高速（デフォルト） R_SOCT機能を使用するときにはディセーブル

されます。

I/O遅延 ⁽¹⁾ —

オープン・ドレイン出力オン、オフ（デフォルト） —

バス・ホールドオン、オフ（デフォルト）ウィーク・プルアップ抵抗の機能を使用するときはディセーブルされます。

ウィーク・プルアップ抵抗オン、オフ（デフォルト）バス・ホールド機能を使用するときはディセーブルされます。

プリエンファシス 0 = ディセーブル、

1 = イネーブル（デフォルト）

LVDS I/O規格のみサポートされます。差動

HSTLおよびSSTLのI/O規格ではサポートされません。

差動出力電圧 0 = Low、1 = Medium（デフォルト）、

2 = High —

オンチップ・クランプ・

ダイオード ⁽²⁾ オン、オフ（デフォルト） 3.3 V I/O規格ではオンにすることが推奨されています。

表 5–10の注：

(1) プログラマブルIOE機能について詳しくは、 Cyclone V Device Datasheetを参照してください。

(2) PCIオンチップ・クランプ・ダイオードは、すべてのCyclone Vデバイス・バリアントでのすべての汎用I/O（GPIO）ピン上

で使用可能です。

(18)

第 5 章： Cyclone V デバイスの I/O 機能 5‒17 プログラマブル IOE 機能

この機能によってバスにおける信号間の不確実性が小さくなるため、リードおよび各ピンは、ピンから入力レジスタまでの異なる入力遅延値、または出力レジスタから出力ピンまでの遅延値を持つことができ、バスが同じ遅延でデバイスの入力または出力を行うことができます。

f プログラマブルIOE遅延の仕様について詳しくは、Cyclone V Device Datasheetを参照してください。

プログラマブル出力バッファ遅延

デバイスは、シングル・エンド出力バッファ内に構築された遅延チェインをサポートします。

4つのレベルの出力バッファ遅延設定があります。デフォルト設定は「No Delay」です。

以下の動作によって、出力バッファの立ち上がりエッジおよび立ち下りエッジを独立して制御することができるようになります。

■ 出力バッファのデューティ・サイクルを調整する

■ チャネル間スキューを補正する

■ 意図的にチャネル間スキューを導入することによってSSOノイズを低減する

■ 高速メモリ・インタフェースのタイミング・マージンを改善する

f プログラマブル出力バッファ遅延の仕様について詳しくは、 Cyclone V Device Datasheet を参照してください。

オープン・ドレイン出力

各I/Oピンに対してオプションのオープン・ドレイン出力は、オープン・コレクタ出力と同等です。

オープン・ドレインとしてコンフィギュレーションした場合、出力のロジック値は

High-ZまたはロジックLowのいずれかです。

信号をロジックHighにするには外部レジスタを使用します。

バス・ホールド

各I/Oピンは、オプションとしてコンフィギュレーション後のみにアクティブなバス・ホールド機能を提供します。デバイスがユーザー・モードに移行すると、バス・

ホールド回路はコンフィギュレーションの終了時にピンに与えられた値をキャプチャします。

バス・ホールド回路は、約7 kΩの公称抵抗値（R_BH）を持つ抵抗を使用して、信号レベルを最後にドライブされた状態に固定します。バス・ホールド回路は、次の入力信号が現れるまでこのピン状態を保持します。このため、バスがトライ・ステートになったとき、信号レベルを保持するための外部プルアップ抵抗またはプルダウン抵抗が不要になります。

ノイズによって高周波数スイッチングが予定外に発生しそうな場合、ドライブされていないピンを入力スレッショルド電圧から離しすように各I/Oピンで個別に指定することができます。信号のオーバードライブを防ぐために、バス・ホールド回路は V_CCIOレベルよりも低いI/Oピンの電圧レベルでドライブします。

(19)

5‒18 第 5 章： Cyclone V デバイスの I/O 機能 プログラマブル IOE 機能

プログラマブル・プルアップ・がイネーブルの場合、バス・ホールド機能は使用できません。I/Oピンが差動信号用にコンフィギュレーションされているときは、バス・ホールド機能をディセーブルにします。

プルアップ抵抗

プルアップ抵抗は、I/OをV_CCIOレベルにウィーク状態で保持します。

Cyclone Vデバイスでは、プログラマブル・プルアップ抵抗は、ユーザーI/Oピンで

のみサポートされており、専用コンフィギュレーション・ピン、JTAGピン、または専用クロック・ピンではサポートされていません。

各I/Oピンは、ユーザー・モードで使用されるプログラマブル・プルアップ抵抗をオプションで提供します。

このオプションをイネーブルする場合、バス・ホールド機能を使用できません。

プリエンファシス

プリエンファシスは、出力電流を瞬時に増幅させます。

この余分な電流によるオーバーシュートは、信号の反射で発生するオーバーシュートとは異なり、スイッチング中にのみ発生し、リンギングは生じません。

V_OD設定およびドライバの出力インピーダンスは、高速伝送信号の出力電流を制限します。高周波数では、スルー・レートが次のエッジの前にフルV_ODに達するほど高速ではないため、パターンに依存するジッタが発生します。

必要なプリエンファシスの量は、伝送線路内の高周波成分の増幅に依存します。

詳しくは、5–49ページの「プログラマブル・プリエンファシス」を参照してください。

差動出力電圧

Cyclone VのLVDSのトランスミッタは、プログラマブルV_ODをサポートします。

プログラマブルV_OD設定で、トレース長と消費電力を最適化するように出力アイの高さを調整できます。より小さいV_OD振幅は消費電力を低減しますが、より高いV_OD 振幅はレシーバ端における電圧マージンを向上させます。

詳しくは、5–48ページの「プログラム可能なV_OD」を参照してください。

f ウィーク・プルアップ抵抗値について詳しくは、 Cyclone V Device Datasheetを参照してください。

(20)

第 5 章： Cyclone V デバイスの I/O 機能 5‒19 OCT 手法

OCT 手法

ダイナミックR_SおよびR_T OCTは、I/Oインピーダンス・マッチングおよび終端機能を提供します。OCTは、信号品質の維持、ボード・スペースの節約、外部コンポーネント・コストの低減を実現します。

Cyclone Vデバイスは、すべてのI/OバンクでOCTをサポートしています。

表 5–11に、Cyclone VデバイスでサポートされているOCT手法を示します。

表 5‒11. Cyclone V デバイスでの OCT 手法

入力 / 出力 OCT 手法

出力キャリブレーション付きOCT RS(1)

キャリブレーションなしOCT R_S⁽¹⁾ 入力キャリブレーション付きOCT R_T⁽¹⁾

OCT R_D（LVDS I/O規格のみ）

双方向ダイナミックOCT R_SおよびOCT R_T 表 5–11の注：

(1) 選択可能なI/O規格のOCTサポートについて詳しくは、表 5–12を参照してください。

(21)

5‒20 第 5 章： Cyclone V デバイスの I/O 機能 OCT 手法

OCT キャリブレーション・ブロック

デバイスで使用可能な3個のOCTキャリブレーション・ブロックのいずれかを使用してOCTをキャリブレーションできます。各キャリブレーション・ブロックには、1 つのRZQピンが含まれています。

図 5–8に、OCTキャリブレーション・ブロックおよびRZQピンを持っているI/Oバンクの位置を示します。

R_SおよびR_TのOCTが同じV_CCIO電源電圧を使用する場合、それらのI/O規格に対して、同じI/OバンクでR_SおよびR_T OCTを使用することができます。同じI/Oバッファに対して、R_SOCTおよびプログラマブル・ドライブ強度をコンフィギュレーションすることはできません。

特定の値を持つ抵抗を通してRZQピンをGNDピンに接続します。RZQピンはピンが位置するI/Oバンクと同じV_CCIO電源電圧を共有します。

Cyclone Vデバイスは、専用コンフィギュレーション・ピンを除くすべての I/Oピン

上にあるキャリブレーション付きR_Sおよびキャリブレーション付きR_Tをサポートします。

図 5‒8. OCT キャリブレーション・ブロックおよび RZQ ピンの位置⁽¹⁾̶ 暫定仕様

図 5–8の注：

(1) これはシリコン・ダイの上面図で、デバイス・パッケージの裏面図に相当します。この図は、

Cyclone Vデバイスで最大集積度のものを示しています。

Calibration block

RZQ pin

Bank 8A

Transceiver Block

Bank 7A

Bank 6ABank 5BBank 5A

Bank 4A Bank 3B

Bank 3A

(22)

表 5–12に、それぞれのI/O規格でのキャリブレーション付きOCTおよびキャリブレーションなしOCT用の入力終端設定および出力終端設定を示します。

表 5‒12. キャリブレーション付きおよびキャリブレーションなしの R_Sおよび R_T OCT の選択可能な I/O 規 格（その１）

I/O 規格

出力終端 入力終端

キャリブレー ションなし

OCT 設定

キャリブレーション付き OCT 設定

R_S（Ω） R_S（Ω）⁽¹⁾ RZQ（Ω） R_T（Ω）⁽¹⁾ RZQ（Ω）

3.3-V LVTTL/3.3-V LVCMOS — — — — —

3.0-V LVVTL/3.0-V LVCMOS 25/50 25/50 100 — —

2.5-V LVCMOS 25/50 25/50 100 — —

1.8-V LVCMOS 25/50 25/50 100 — —

1.5-V LVCMOS 25/50 25/50 100 — —

1.2-V LVCMOS 25/50 25/50 100 — —

SSTL-2 Class I 50 50 100 50 100

SSTL-2 Class II 25 25 100 50 100

SSTL-18 Class I 50 50 100 50 100

SSTL-18 Class II 25 25 100 50 100

SSTL-15 Class I 50 50 100 50 100

SSTL-15 Class II 25 25 100 50 100

1.8-V HSTL Class I 50 50 100 50 100

1.8-V HSTL Class II 25 25 100 50 100

1.5-V HSTL Class I 50 50 100 50 100

1.5-V HSTL Class II 25 25 100 50 100

1.2-V HSTL Class I 50 50 100 50 100

1.2-V HSTL Class II 25 25 100 50 100

SSTL-15 — 25/50 100 20、30、40、

60、120 240

34/40 240

SSTL-135 — 34/40 240 20、30、40、

60、120 240

SSTL-125 — 34/40 240 20、30、40、

60、120 240

HSUL-12 — 34/40/48/60/80 240 — —

差動SSTL-2 Class I 50 50 100 50 100

差動SSTL-2 Class II 25 25 100 50 100

差動SSTL-18 Class I 50 50 100 50 100

差動SSTL-18 Class II 25 25 100 50 100

差動SSTL-15 Class I 50 50 100 50 100

差動SSTL-15 Class II 25 25 100 50 100

差動1.8-V HSTL Class I 50 50 100 50 100

差動1.8-V HSTL Class II 25 25 100 50 100

(23)

差動1.5-V HSTL Class I 50 50 100 50 100

差動1.5-V HSTL Class II 25 25 100 50 100

差動1.2-V HSTL Class I 50 50 100 50 100

差動1.2-V HSTL Class II 25 25 100 50 100

差動SSTL-15 — 25/50 100 20、30、40、

60、120 240

34/40 240

差動SSTL-135 — 34/40 240 20、30、40、

60、120 240

差動SSTL-125 — 34/40 240 20、30、40、

60、120 240

差動HSUL-12 — 34/40/48/60/80 240 — —

表 5–12の注：

(1) キャリブレーション付きR_SおよびR_TOCTの最終的な値は、シリコン特性評価待ちです。

表 5‒12. キャリブレーション付きおよびキャリブレーションなしの R_Sおよび R_T OCT の選択可能な I/O 規 格（その２）

I/O 規格

出力終端 入力終端

キャリブレー ションなし

OCT 設定

キャリブレーション付き OCT 設定

R_S（Ω） R_S（Ω）⁽¹⁾ RZQ（Ω） R_T（Ω）⁽¹⁾ RZQ（Ω）

(24)

複数の I/O バンクでの OCT キャリブレーション・ブロックの共有

OCTキャリブレーション・ブロックと、そのブロックを持つI/OバンクのV_CCIOは同じです。同じV_CCIOを持つすべてのI/Oバンクは、そのバンクが専用のOCTキャリブレーション・ブロックを持っている場合でも、1つのOCTキャリブレーション・ブロックを共有できます。

キャリブレーション・ブロックを持っていないI/Oバンクは、キャリブレーション・

ブロックを持っているI/Oバンクのキャリブレーション・ブロックを共有します。

すべてのI/Oバンクは、使用可能なOCTキャリブレーション・ブロック数を上限とする異なるV_CCIO電圧規格を持っているOCTキャリブレーションをサポートします。

I/Oバンクをコンフィギュレーションして、同じV_CCIOを持つ任意のOCTキャリブレーション・ブロックからのキャリブレーション・コードを受信することができます。I/Oバンク・グループが同じV_CCIO電圧を持つ場合は、1つのOCTキャリブレーション・ブロックを使用して、周辺部に配置されたI/Oバンクのグループをキャリブレーションできます。

例えば、図 5–9に同じV_CCIO電圧を使用しているI/Oバンクのグループを示します。

この図では、トランシーバ・キャリブレーション・ブロックを示していません。

バンク5Aおよび7Aにはバンク3Aと同じV_CCIOがあるため、バンク3Aに位置する OCTキャリブレーション・ブロック（CB3）を持っている3つすべてのI/Oバンク

（3A、5A、および7A）をキャリブレーションすることができます。

このキャリブレーションを達成させるには、R_S OCTキャリブレーション・コードを、

バンク3AのOCTキャリブレーション・ブロックから周辺部に配置されているI/Oバンクに、シリアルにシフト・アウトします。

図 5‒9. 1 つの共有 OCT キャリブレーション・ブロックによる複数の I/O バンクのキャリ ブレーションの例⁽¹⁾̶ 暫定仕様

図 5–9の注：

(1) これはシリコン・ダイの上面図で、デバイス・パッケージの裏面図に相当します。この図は、

Cyclone Vデバイスで最大集積度のものを示しています。

I/O bank with the same VCCIO I/O bank with different VCCIO

CB3

Bank 8A

Transceiver Block

Bank 7A

Bank 6ABank 5BBank 5A

Bank 4A Bank 3B

Bank 3A

(25)

f OCTキャリブレーション・ブロックについて詳しくは、 Dynamic Calibrated On-Chip Termination (ALTOCT) Megafunction User Guideを参照してください。

キャリブレーション付き R

_S

OCT

Cyclone Vデバイスは、すべてのバンクでキャリブレーション付きR_SOCTをサポート

しています。

R_SOCTキャリブレーション回路は、I/Oバッファの合計インピーダンスとRZQピンに接続された外部リファレンス抵抗を比較し、それらがマッチングするまでトランジスタをダイナミックにイネーブルまたはディセーブルします。

キャリブレーションは、デバイス・コンフィギュレーションの最後に実行されます。

キャリブレーション回路は、正しいインピーダンスを見つけるとパワーダウンし、

ドライバ特性の変更を停止します。

図 5–10に、出力トランジスタの固有インピーダンスとしてのR_Sを示します。

キャリブレーションなし R

_S

OCT

Cyclone Vデバイスは、シングル・エンドI/O規格用および電圧リファレンス形式の

I/O規格用のR_SOCTをサポートしています。

ドライバ・インピーダンス・マッチングは、I/Oドライバに伝送ラインのインピーダンスと厳密にマッチングする制御された出力インピーダンスを提供します。その結果、PCBトレース上の反射を大幅に低減できます。

マッチング・インピーダンスが選択されると、電流強度は選択不能になります。

図 5‒10. キャリブレーション付き R_S OCT Cyclone V Driver Series Termination

V_CCIO

R_S

GND

= 50 Z0

Receiver

(26)

図 5–11に、出力トランジスタの固有インピーダンスとしてのR_Sを示します。

キャリブレーション付き R

_T

OCT

Cyclone Vデバイスは、すべてのバンクでキャリブレーション付きR_TOCTをサポート

しています。

R_TOCTキャリブレーション回路は、I/Oバッファの合計インピーダンスとRZQピンに接続された外部リファレンス抵抗を比較します。回路は、I/Oバッファの合計インピーダンスと外部抵抗がマッチングするまでトランジスタをダイナミックにイネーブルまたはディセーブルします。

キャリブレーションは、デバイス・コンフィギュレーションの最後に実行されます。

キャリブレーション回路は、正しいインピーダンスを見つけるとパワーダウンし、

ドライバ特性の変更を停止します。

図 5–12に、キャリブレーション付きR_TOCTを示します。

キャリブレーション付きR_TOCTは、入力ピンおよび双方向ピンのコンフィギュレーションのみに使用可能です。出力ピン・コンフィギュレーションは、キャリブレーション付きR_TOCTをサポートしません。R_TOCTを使用する場合、バンクのV_CCIOは、

イネーブルしたR_TOCTのピンのI/O規格にマッチングさせる必要があります。

図 5‒11. キャリブレーションなし R_S OCT Cyclone V Driver Series Termination

VCCIO

RS

GND

Z0

Receiver

図 5‒12. キャリブレーション付きR_T OCT

Transmitter

Cyclone V OCT

GND Z₀

V_CCIO

100

100 VREF

Receiver