Stratix 10 高速LVDS I/O ユーザーガイド

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Stratix 10 高速 LVDS I/O ユーザーガイド

UG-S10LVDS 2017.02.13

更新情報 フィードバック

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1 Stratix

^®

10 高速 LVDS I/O の概要

Stratix^® 10 デバイスファミリーは、LVDS I/O バンクおよびアルテラLVDS SERDES IP コアを使用して、高速LVDS プロトコルをサポートしています。

Stratix 10 デバイスは、すべてのLVDS I/O バンクでLVDSをサポートします。

• すべてのLVDS I/O バンクは、RD OCTを有する真のLVDS 入力と真のLVDS 出力バッファーをサポートする

• デバイスはエミュレーションLVDS チャネルをサポートしない

• デバイスは、SERDES（シリアライザー/デシリアライザー）を駆動するI/O PLL用のシングルエンドおよび真の差動I/O リファレンス・クロックをサポートする

• 各LVDS I/O ピンのペアは、LVDS レシーバーまたはLVDS トランスミッタとして使用できる

関連情報

65ページの Stratix 10 高速LVDS I/O ユーザーガイドの改訂履歴

1.1 Stratix 10 LVDS チャネルのサポート

使用可能なLVDS チャネルは、 Stratix 10 デバイスによって異なります。 Stratix 10 デバイスでは、

LVDS I/O ピンのペアは、LVDS トランスミッタまたはLVDS レシーバーチャネルとして使用できます。

表 1. Stratix 10 GX デバイスのLVDS バッファー（暫定）

LVDS チャネル数には、専用クロックピンは含まれていません。

製品ライン パッケージコード LVDS I/O LVDS チャネル(TX/RX)

GX 400 HF35 384 192

GX 650 HF35 384 192

NF43 384 192

GX 850 NF43 672 336

NF48 720 360

GX 1100 NF43 672 336

NF48 720 360

GX 1650 NF43 672 336

UF50 672 336

GX 2100 NF43 672 336

UF50 672 336

(5)

HF50 1152 576

UF50 672 336

HF55 1152 576

GX 2800 NF43 672 336

HF50 1152 576

UF50 672 336

HF55 1152 576

GX 4500 HF50 1248 624

HF55 1632 816

GX 5500 HF50 1248 624

HF55 1632 816

表 2. Stratix 10 TX デバイスのLVDS バッファー（暫定）

TX 1650 UF50 432 216

TX 2100 UF50 432 216

TX 2500 SF48 528 264

UF50 432 216

YF55 288 144

TX 2800 SF48 528 264

UF50 432 216

YF55 288 144

TX 4500 SF48 528 264

TX 5500 SF48 528 264

表 3. Stratix 10 SX デバイスのLVDS バッファー（暫定）

製品ライン パッケージコード LVDS I/O LVDS チャネル(TX/RX)

SX 400 HF35 384 192

SX 650 HF35 384 192

NF43 384 192

SX 850 NF43 672 336

NF48 720 360

SX 1100 NF43 672 336

NF48 720 360

SX 1650 NF43 672 336

continued...

1 Stratix^® 10 高速LVDS I/O の概要

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UF50 672 336

SX 2100 NF43 672 336

UF50 672 336

SX 2500 NF43 672 336

HF50 1152 576

UF50 672 336

HF55 1152 576

SX 2800 NF43 672 336

HF50 1152 576

UF50 672 336

HF55 1152 576

SX 4500 HF50 1248 624

HF55 1632 816

SX 5500 HF50 1248 624

HF55 1632 816

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1.2 Stratix 10 GPIO バンク、SERDES、および DPA の位置

I/O バンクはI/O カラムに配置されています。各I/O バンクは、独自のPLL、DPA（Dynamic Phase Alignment）、およびSERDES 回路網を有します。

図 -1: I/O PLL、DPA、およびSERDES を備えたI/O バンク構造

以下の図は、1 つの Stratix 10 デバイス内のI/O バンクの例を示しています。I/O バンクの可用性と位置は、 Stratix 10 デバイスによって異なります。

3A 3B 3C 3D 3I 3J 3K 3L 3M 3N

3E 3F 3G 3H

5A 5B 5C 5D 5I 5J 5K 5L 5M 5N

5E 5F 5G 5H

2A 2B 2C 2D 2E 2F 2G 2H 2I 2J 2K 2L 2M 2N

6A 6B 6C

SDM

I/O Lane

I/O Center

I/O PLL Hard Memory

Controller and PHY Sequencer

I/O DLL

Clock Network

OCT I/O VR

I/O Lane

LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair

LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair SERDES & DPA

SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA

SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA

I/O Lane Secure Device Manager (SDM)

Shared LVDS I/O

3 V I/O LVDS I/O

I/O DLL

関連情報

• Secure Device Manager

• Modular I/O Banks in Stratix 10 GX 400, GX 650, SX 400, and SX 650 Devices 異なるデバイスパッケージにおけるLVDS I/O バンクの位置と可用性をリストします。

• Modular I/O Banks in Stratix 10 GX 850, GX 1100, SX 850, and SX 1100 Devices 異なるデバイスパッケージにおけるLVDS I/O バンクの位置と可用性をリストします。

• Modular I/O Banks in Stratix 10 GX 1650, GX 2100, SX 1650, SX 2100, TX 1650, and TX 2100 Devices

異なるデバイスパッケージにおけるLVDS I/O バンクの位置と可用性をリストします。

1 Stratix^® 10 高速LVDS I/O の概要

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2 Stratix 10 高速 LVDS I/O のアーキテクチャーと機能

図 -2: 高速差動I/O のI/O バンクサポート

以下の図は、 Stratix 10 デバイスにおける高速差動I/O のI/O バンクのサポートを表しています。

LVDS I/Os

I/Os with Dedicated SERDES Circuitry

LVDS Interface with 'Use External PLL'

Option Disabled LVDS Interface

with 'Use External PLL'

Option Enabled

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2.1 Stratix 10 LVDS SERDES I/O 規格のサポート

表 4. Stratix 10 SERDES トランスミッタおよびレシーバー高速I/O 規格のサポート

I/O 規格 Quartus Prime ソフトウェアのアサインメント値

True LVDS LVDS

mini-LVDS mini-LVDS

RSDS RSDS

2.2 LVDS トランスミッタのプログラマブル I/O 機能

LVDS のデザイン要件に応じて、I/O バッファーの一部の機能をプログラムすることができます。

表 5. Stratix 10 でサポートされるLVDS トランスミッタのプログラマブルI/O 機能および設定のまと め

機能設定 アサインメント名 サポートされるI/O 規格

プリエンファシス 0（ディスエーブル）、1（イネーブル）。デフォルトは1。

Programmable Pre-emphasis • LVDS

• RSDS

• Mini-LVDS 差動出力電圧 Low (0)、Medium low (1)、

Medium high (2)、およびHigh (3)。デフォルトは2。

Programmable Differential Output Voltage (V_OD)

2.2.1 プログラマブル・プリエンファシス

ドライバーのV _OD 設定と出力インピーダンスは、高速伝送の信号の出力電流制限を設定します。高周波数では、スルーレートが次のエッジの前にフルV_OD に達するほど高速ではないため、パターンに依存するジッタが発生します。プリエンファシスを適用した場合、スイッチング中に出力電流が瞬時に増幅され、出力スルーレートが増大します。

プリエンファシスは、出力信号の高周波数コンポーネントの振幅を増加させるため、伝送ラインにおける周波数依存の減衰を補償するのに役立ちます。余剰の電流によるオーバーシュートは、信号の反射によるオーバーシュートとは異なり、ステート・スイッチングの変更中にのみ生じ、出力スルーレートを高めます。また、リンギングは起こりません。必要なプリエンファシスの量は、伝送ラインにおける高周波数コンポーネントの減衰によって異なります。

2 Stratix 10 高速LVDS I/O のアーキテクチャーと機能

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図 -3: プログラマブル・プリエンファシス

次の図は、プリエンファシスを適用したLVDS 出力を表しています。

OUT

V

_OD

V

P

V

_P Voltage boost

from pre-emphasis

Differential output voltage (peak–peak)

表 6. Quartus Prime ソフトウェアのAssignment Editor におけるプログラマブル・プリエンファシ ス

以下の表は、Quartus Prime ソフトウェアのAssignment Editor におけるプログラマブル・プリエンファシスのアサインメント名と可能な値をリストしています。

フィールド アサインメント

To tx_out

アサインメント名プログラマブル・プリエンファシス

許容値 0（ディスエーブル）、1（イネーブル）。デフォルトは1。

2.2.2 プログラマブル差動出力電圧

プログラマブルV_OD 設定では、出力のアイ開口を調整して、トレース長と消費電力を最適化することができます。高いV_OD スイングはレシーバー端における電圧マージンを高め、小さいV_OD スイングは消費電力を削減します。差動信号のV_OD は、Quartus Prime ソフトウェアAssignment Editor のV_OD 設定を変更することによってスタティックに調整することができます。

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図 -4: 差動V_OD

次の図は、差動LVDS 出力のV_OD を表しています。

Single-Ended Waveform

Positive Channel (p)

Negative Channel (n) Ground

Differential Waveform

p - n = 0 V V_CM

V_OD

V_OD (diff peak - peak) = 2 x V_OD (single-ended)

表 7. Quartus Prime ソフトウェアAssignment Editor におけるプログラマブルV_OD

この表は、Quartus Prime ソフトウェアのAssignment Editor におけるプログラマブルV_OD のアサインメント名と可能な値をリストしています。なお、値「0」はRSDS およびmini-LVDS I/O 規格でのみ使用可能であり、 LVDS I/O 規格には使用できません。

フィールド アサインメント

To tx_out

アサインメント名プログラマブル差動出力電圧（VOD）

許容値 Low (0)、Medium low (1)、Medium high (2)、およびHigh (3)。デ

フォルトは2。

2.3 SERDES 回路

Stratix 10 デバイスの各LVDS I/O チャネルは、高速LVDS インターフェイスをサポートする SERDES（シリアライザー/デシリアライザー）回路を内蔵します。 RapidIO^®、XSBI、SPI（Serial Peripheral Interface）などのソース同期通信プロトコルおよび非同期プロトコルをサポートするために、SERDES 回路をコンフィグレーションすることができます。

(12)

図 -5: SERDES

以下の図は、トランスミッタとレシーバーのデータパスのインターフェイス信号を備えたLVDS SERDES 回路のトランスミッタとレシーバーのブロック図を示しています。この図は、トランスミッタとレシーバーの間の共有PLL を示しています。トランスミッタとレシーバーが同じPLL を共有しない場合、2 つのI/O PLL が必要です。 SDR（シングル・データレート）モードとDDR（ダブル・データレート）モードでは、データ幅はそれぞれ1 ビットと2 ビットです。

rx_in tx_out

DPA Circuitry Synchronizer

Bit Slip Deserializer

rx_inclock / tx_inclock IOE supports SDR, DDR, or non-registered datapath

IOE supports SDR, DDR, or non-registered datapath

LVDS Receiver LVDS Transmitter

FPGA Fabric rx_out

tx_in

rx_divfwdclk rx_coreclock tx_coreclock

Serializer

DPA Clock Domain LVDS Clock Domain

Retimed Data DPA Clock

DIN DOUT DIN

DOUT DIN DOUT DIN

DIN DOUT

Clock Mux

I/O PLL IOE

+– +–

IOE

fast_clock dpa_fast_clock (load_enable,

fast_clock)

(dpa_load_enable, dpa_fast_clock, rx_divfwdclk) 2

2

3 3

10 10 10

(load_enable, fast_clock, tx_coreclock)

3 (load_enable,

fast_clock, rx_coreclock) 8 Serial LVDS Clock Phases 2

fast_clock 10 bits

maximum data width

アルテラLVDS SERDES トランスミッタおよびレシーバーには、I/O PLL からのさまざまなクロックお

よびロードイネーブル信号が必要です。Quartus Prime ソフトウェアはPLL 設定を自動的にコンフィグレーションします。また、このソフトウェアは、入力基準クロックと選択されたデータレートに基づいてさまざまなクロックおよびロードイネーブル信号を生成する役割も担っています。

注意: Stratix 10 デバイスでサポートされる最大データレートについての詳細は、デバイスのデータシートを

参照してください。

関連情報

Stratix 10 Device Datasheet のHigh-Speed I/O Specifications の項

2.4 Stratix 10 デバイスの差動トランスミッタ

Stratix 10 のトランスミッタは、高速差動信号方式をサポートするための専用回路を有します。差動トランスミッタ・バッファーは、次の機能をサポートします。

• LVDS、mini-LVDS、およびRSDS 信号をドライブアウトできるLVDS 信号方式

• プログラマブルV_OD とプログラマブル・プリエンファシス

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表 8. 差動トランスミッタの専用回路および機能

専用回路/機能 概要

差動I/O バッファー LVDS、mini-LVDS、およびRSDS をサポートする

SERDES 最大10 ビット幅のシリアライザー

PLL (フェーズ・ロック・ループ) ロードおよびシフトレジスターをクロックする

プログラマブルVOD スタティック

プログラマブル・プリエンファシス出力電流をブーストする

2.4.1 Stratix 10 デバイスのトランスミッタ・ブロック

専用回路は、真の差動バッファー、シリアライザー、およびトランスミッタとレシーバー間で共有できる

I/O PLL で構成されています。シリアライザーは、FPGA ファブリックから最大10 ビット幅のパラレル

データを取得し、それをロードレジスターにクロックします。それから、データを差動バッファーに送信す

る前にI/O PLL によってクロックされたシフトレジスターを使用して、それをシリアライズ化します。パ

ラレルデータのMSB が最初に送信されます。

注意: LVDS チャネルをドライブするには、整数PLL モードのPLL を使用する必要があります。

図 -6: LVDS トランスミッタ

次の図は、トランスミッタのブロック図を表しています。SDR およびDDR モードでは、データ幅はそれぞれ1 ビットと２ビットです。

tx_out

tx_inclock

LVDS Transmitter FPGA

Fabric tx_in tx_coreclock

Serializer 10 bits

maximum data width

LVDS Clock Domain

DIN DOUT

I/O PLL

IOE

+– 2

3 10

(LVDS_LOAD_EN, diffioclk, tx_coreclock)

2.4.2 DDR および SDR 動作のためのシリアライザーのバイパス

IOE（I/O エレメント）には、DDR またはSDR モードで動作可能な2 個のデータ出力レジスターが含

まれています。2 と1 のシリアライゼーション・ファクターをそれぞれ実現するために、DDR（×2）および SDR（×1）動作をサポートするのにシリアライザーをバイパスすることができます。デシリアライザー・バイパスは、アルテラGPIO IP コアを介してサポートされています。

(14)

図 -7: シリアライザーのバイパス

次の図は、シリアライザーのバイパスパスを示しています。DDR モードでは、tx_inclock_はIOE レジスターをクロックします。

SDR モードでは、データはIOE を介して直接パスされます。また、SDR およびDDR モードでは、IOE へのデータ幅はそれぞれ1 ビットと2 ビットです。

DIN DOUT tx_in

FPGA Fabric

tx_coreclock

I/O PLL

(load_enable, fast_clock, tx_coreclock)

+- tx_out

Serializer IOE

注：ディスエーブルされるブロックと信号はグレーアウトされています。

LVDS Transmitter 2

2

3

2.5 Stratix 10 デバイスの差動レシーバー

レシーバーは、トランスミッタとレシーバーで共有できる差動バッファーとI/O PLL、DPA ブロック、シンクロナイザー、データ・リアライメント・ブロック、およびデシリアライザーを有します。差動バッファーは LVDS、mini-LVDS、およびRSDS 信号レベルを受信することができます。また、レシーバーピンのI/O 規格は、Quartus Prime ソフトウェアAssignment Editor でLVDS、mini-LVDS、またはRSDS にスタティックに設定することができます。

注意: LVDS チャネルをドライブするには、整数PLL モードのPLL を使用する必要があります。

表 9. 差動レシーバーの専用回路および機能

専用回路/機能 概要

差動I/O バッファー LVDS、mini-LVDS、およびRSDS をサポートする

SERDES 最大10 ビット幅のデシリアライザー

PLL (フェーズ・ロック・ループ) データ・シンクロナイザーのためにクロックの異なる位相を生成する

データ・リアライメント（ビットスリップ）ビット・レイテンシーをシリアルデータに挿入する

DPA シリアルデータの位相に最も近い位相を選択する

シンクロナイザー（FIFO バッファー）データとレシーバーの入力基準クロック間における位相差を補償する

スキュー調整マニュアル

オンチップ終端（OCT） LVDS I/O 規格で100 Ω

2.5.1 Stratix 10 デバイスのレシーバーブロック

Stratix 10 の差動レシーバーは、次のハードウェア・ブロックを有します。

• DPA ブロック

• シンクロナイザー

• データ・リアライメント・ブロック（ビットスリップ）

(15)

図 -8: レシーバーのブロック図

以下の図は、レシーバーのハードウェア・ブロックを示しています。SDR モードおよびDDR モードでは、IOE からのデータ幅はそれぞれ1 ビットと2 ビットです。デシリアライザーはシフトレジスターとパラレル・ロード・レジスターを含めており、内部ロジックに最大 10 ビットを送信します。

rx_in DPA Circuitry

Synchronizer Bit Slip

Deserializer

rx_inclock

IOE supports SDR, DDR, or non-registered datapath LVDS Receiver

FPGA Fabric

rx_out

rx_divfwdclk rx_outclock

Retimed Data DPA Clock

DIN

DOUT DIN

Clock Mux

I/O PLL

+– IOE

LVDS_diffioclk DPA_diffioclk (LOAD_EN,

diffioclk)

(DPA_LOAD_EN, DPA_diffioclk, rx_divfwdclk) 2

3 10

10

3 (LVDS_LOAD_EN,

LVDS_diffioclk, rx_outclock) 8 Serial LVDS Clock Phases 2

diffioclk 10 bits

maximum data width

2.5.1.1 DPA ブロック

DPA ブロックは、差動入力バッファーから高速シリアルデータを取り込み、I/O PLL が生成する8 つの

位相のうち1 つを選択してデータをサンプリングします。DPA はシリアルデータの位相に最も近い位相を選択します。受信データと選択された位相間の最大位相オフセットは1/8 UI⁽¹⁾ であり、これはDPA の最大量子化誤差です。クロックの8 つの位相は均等に分割され、45° の分解能を提供します。

図 -9: DPA クロック位相とシリアルデータ・タイミングの関係

以下の図は、DPA クロックと着信シリアルデータ間の可能な位相関係を表しています。

45°

90°

135°

180°

225°

270°

315°

0.125Tvco Tvco

0°

rx_in D0 D1 D2 D3 D4 Dn

TVCO = PLL serial clock period

(1) UI（ユニット間隔）は、シリアルデータ・レート（高速クロック）で動作するクロックの周期です。

(16)

DPA ブロックは、入力シリアルデータの位相を継続的に監視し、必要に応じて新しいクロック位相を選択します。オプションの

rx_dpa_hold

ポートをアサートすることで、DPA が新しいクロックフェーズを選択できないようにすることができます。これは、各チャネルで使用可能です。

DPA 回路は、8 つの位相の中から最適な位相にロックするための固定トレーニング・パターンを必要としません。リセットまたは電源投入後、DPA 回路は受信データの遷移を必要とし、最適な位相にロックします。オプションの出力ポートの

rx_dpa_locked

は、電源投入またはリセット後の最適な位相までの初期DPA ロック状態を示すために使用できます。データの検証には、巡回冗長検査（CRC）や対角インターリーブ・パリティ（DIP-4）などのデータチェッカーを使用します。

独立したリセットポートの

rx_dpa_reset

は、DPA 回路をリセットするために使用できます。リセッ

ト後にDPA 回路を再トレーニングする必要があります。

注意: DPA ブロックは非DPA モードでバイパスされます。

2.5.1.2 シンクロナイザー

シンクロナイザーは、

dpa_fast_clock

（DPA ブロックが選択する最適クロック）とI/O PLL が生成する

fast_clock

の位相差を補償する1 ビット幅の6 ビット幅のFIFO バッファーです。シンクロナイザーは、周波数差ではなく、データとレシーバーの入力基準クロックとの間の位相差のみを補償することができます。

オプションのポートの

rx_fifo_reset

を内部ロジックで使用してシンクロナイザーをリセットすることができます。シンクロナイザーは、DPA が最初に着信データにロックすると自動的にリセットされます。インテルは、

rx_fifo_reset

を使用して、受信データが破損していることをデータチェッカーが示した時にシンクロナイザーをリセットすることを推奨します。

注意: シンクロナイザー回路は、非DPA およびソフトCDR モードでバイパスされます。

2.5.1.3 データ・リアライメント・ブロック（ビットスリップ）

送信データのスキューとリンクによって追加されるスキューによって、受信シリアルデータ・ストリームでチャネル間スキューが生じます。DPA がイネーブルされると、受信データは各チャネル上の異なるクロック位相でキャプチャーされます。この相違によって、チャネル間で受信データのミスアライメントが生じることがあります。このチャネル間スキューを補正し、各チャネルで正しい受信ワード境界を確立するために、各レシーバーチャネルは、ビット・レイテンシーをシリアルストリームに挿入することによってデータを再びアライメントする、専用データ・リアライメント回路を備えています。

オプションの

rx_bitslip_ctrl

ポートは、内部ロジックから個別に制御される各レシーバーのビット挿入を制御します。データは

rx_bitslip_ctrl

の立ち上がりエッジで1 ビットをスリップします。

rx_bitslip_ctrl

信号の要件には次の項目が含まれます。

• 最小パルス幅は、ロジックアレイのパラレルクロックでの1 周期である

• パルス間の最小Low 時間は、パラレルクロックでの1 周期である

• 信号はエッジトリガー信号である

• 有効なデータは、

rx_bitslip_ctrl

の立ち上がりエッジから4 パラレル・クロック・サイクル後に使用できます。

(17)

図 -10: データ・リアライメントのタイミング

以下の図は、デシリアライゼーション・ファクターを4 に設定した状態での、1 ビット・スリップ・パルスの後のレシーバー出力

（rx_out）を表しています。

rx_inclock rx_in rx_coreclock rx_bitslip_ctrl rx_out

3 2 1 0 3 2 1 0 3 2 1 0 3 2 1 0 3 2 1 0

3210 321x 32x1 3x21 xx21 0321

データ・リアライメント回路は、デシリアライゼーション・ファクターに設定されるビットスリップのロールオーバー値があります。オプションのステータスポートの

rx_bitslip_max

は、プリセット・ロールオーバー・ポイントに達することを示すために、各チャネルからFPGA ファブリックに使用可能です。

図 -11: レシーバー・データ・リアライメント・ロールオーバー

次の図は、ロールオーバーが発生する前の4ビットサイクルのプリセット値を表しています。ロールオーバーが発生したことを示すために、rx_bitslip_max_信号は1rx_coreclock サイクルの間パルスします。

rx_inclock rx_bitslip_ctrl rx_coreclock rx_bitslip_max

2.5.1.4 デシリアライザー

デシリアライゼーション・ファクターは、Quartus Prime ソフトウェアを使用して、スタティックにx3、

x4、x5、x6、x7、x8、x9、またはx10 に設定できます。

IOE は、DDR モードまたはSDR モードで動作できる2 つのデータ入力レジスターを備えています。

DDR（×2）およびSDR（×1）動作をサポートするために、デシリアライザーをバイパスすることができま

す。デシリアライザーのバイパスは、アルテラGPIO IP コアを介してサポートされています。

(18)

図 -12: デシリアライザーのバイパス

この図は、デシリアライザーのバイパスのパスを示しています。

rx_in

DPA Circuitry

Deserializer

LVDS Receiver

FPGA Fabric

rx_out

rx_divfwdclk rx_coreclock

Retimed DPA ClockData

DIN

DOUT DIN

Clock Mux

I/O PLL

+ – IOE

fast_clock dpa_diffioclk (load_enable,

fast_clock)

(dpa_load_en, dpa_diffioclk, rx_divfwdclk) 2

3 10

2

3 (load_enable,

fast_clock

デシリアライザーをバイパスする際、DPA およびデータ・リアライメント回路を使用することはできません。

2.5.2 Stratix 10 デバイスのレシーバーモード

Stratix 10 デバイスは、次のレシーバーモードをサポートします。

• 非DPA モード

• DPA モード

• ソフトCDR モード

注意: DPA モードを使用する場合、推奨された初期化及びリセットフローに従ってください。推奨フローは、

DPA 回路がPLL からの最適な位相タップを検出してレシーバーでデータをキャプチャーできることを

保証します。

2.5.2.1 非DPA モード

非DPA モードは、DPA およびシンクロナイザー・ブロックをディスエーブルします。入力シリアルデータ

は、I/O PLL によって生成されるシリアル

fast_clock

クロックの立ち上がりエッジで登録されます。

立ち上がりエッジのオプションは、Quartus Prime のパラメーター・エディターで選択することができます。I/O PLL によって生成される

fast_clock

クロックは、データ・リアライメントとデシリアライザー・ブロックをクロックします。

(19)

図 -13: 非DPA モードのレシーバーデータパス

次の図は、非DPA データパスのブロック図を表しています。SDR モードおよびDDR モードでは、IOE からのデータ幅はそれぞれ1 ビットと2 ビットです。

rx_in DPA Circuitry

Deserializer

rx_inclock

IOE supports SDR, DDR, or non-registered datapath LVDS Receiver

FPGA Fabric

rx_out

rx_divfwdclk rx_coreclock 10 bits

maximum data width

LVDS Clock Domain

Retimed Data DPA Clock DOUT DIN DIN

DOUT DIN

Clock Mux

I/O PLL

+– IOE

fast_clock dpa_diffioclk (load_enable,

fast_clock)

(dpa_load_en, dpa_diffioclk, rx_divfwdclk) 2

3 10

10

3 (load_enable,

fast_clock

2.5.2.2 DPA モード

DPA ブロックは、I/O PLL によって送信された8 つの高速クロックから最良のクロック

（

dpa_fast_clock

）を選択します。このシリアル

dpa_fast_clock

クロックは、シンクロナイザーへのシリアルデータの書き込みに使用されます。また、シリアル

fast_clock

クロックは、シンクロナイザーからのシリアルデータの読み取りに使用されます。データ・リアライメントおよびデシリアライザー・ブロックでは、同じ

fast_clock

クロックが使用されます。

図 -14: DPA モードのレシーバーデータパス

次の図は、DPAモードのデータパスを示しています。図中のすべてのレシーバー・ハードウェア・ブロックはアクティブです。SDR モードおよびDDR モードでは、IOE からのデータ幅はぞれぞれ1 ビットと2 ビットです。

rx_in DPA Circuitry

Deserializer

rx_inclock

FPGA Fabric

rx_out

rx_divfwdclk rx_coreclock

10 bits maximum data width

Retimed Data DPA Clock DOUT DIN DIN

DOUT DIN

Clock Mux

I/O PLL

+– IOE

fast_clock)

3 10

10

3 (load_enable,

fast_clock 2 Stratix 10 高速LVDS I/O のアーキテクチャーと機能

(20)

DPA モードでは、LVDS インスタンスのすべてのレシーバーチャネルを1 つのI/O バンクに配置する必要があります。各I/O バンクは最大24 個のLVDS I/O バッファーペアを備えているため、各LVDS インスタンスは最大24 個のDPA チャネルをサポートすることができます。

2.5.2.3 ソフトCDR モード

Stratix 10 のLVDS チャネルは、GbE およびSGMII プロトコルをサポートするためにソフトCDR モードを提供します。レシーバーPLL は、リファレンスにローカル・クロック・ソースを使用します。

図 -15:

次の図は、ソフトCDR モードのデータパスを表しています。SDR モードおよびDDR モードでは、IOE からのデータ幅はそれぞれ1 ビットと2 ビットです。

rx_in DPA Circuitry

Deserializer

rx_inclock

FPGA Fabric

rx_out

rx_divfwdclk rx_coreclock 10 bits

maximum data width

Retimed DPA ClockData

DIN DOUT DIN

DOUT DIN

Clock Mux

I/O PLL

+– IOE

fast_clock)

3 10

10

3 (load_enable,

fast_clock

ソフトCDR モードでは、シンクロナイザー・ブロックは非アクティブです。DPA 回路は最適なDPA クロ

ック位相を選択し、データをサンプリングします。このクロックはビットスリップ動作とデシリアライゼーションに使用されます。また、DPA ブロックは、選択されたDPA クロック（

rx_divfwdclk

と呼ばれるデシリアライゼーション・ファクターで分周されている）をデシリアライズされたデータとともにFPGA ファブリックに転送します。このクロック信号は、周辺モジュールクロック（PCLK）ネットワーク上に出力されます。

ソフトCDR モードを使用する場合、DPA がトレーニングされた後に

rx_dpa_reset

ポートをアサ

ートしないでください。DPA はPLL から継続的に新しい位相タップを選択し、基準クロックと着信データ間のPPM（Parts Per Million）差をトラックします。

ソフトCDR モードでは、LVDS インスタンスのすべてのレシーバーチャネルを1 つのI/O バンクに配

置する必要があります。各I/O バンクは最大12 個のPCLK リソースを有しているため、各LVDS インスタンスは最大12 個のソフトCDR チャネルをサポートすることができます。

(21)

3 Stratix 10 高速 LVDS I/O デザインの考慮事項

デザインを確実に作成するには、いくつか考慮すべき事項があります。特に注記のない限り、これらのデザイン・ガイドラインはこのデバイスファミリーのすべてのバリアントに適用されます。

3.1 Stratix 10 デバイスの PLL とクロッキング

パラレルクロック（

rx_coreclock

および

tx_coreclock

）と高速クロック（

fast_clock

）を生成するために、 Stratix 10 デバイスは、高速差動I/O レシーバーおよびトランスミッタのチャネルで I/O PLL を提供します。

3.1.1 差動トランスミッタのクロッキング

I/O PLL は、ロードおよびシフトレジスターをクロックするロードイネーブル（

load_enable

）信号と

fast_clock

信号（シリアルデータ・レートで実行するクロック）を生成します。シリアライゼーション・

ファクターは、Quartus Prime ソフトウェアを使用してx3、x4、x5、x6、x7、x8、x9、またはx10 にスタティックに設定することができます。ロードイネーブル信号は、シリアライゼーション・ファクター設定から派生します。

任意の Stratix 10 トランスミッタ・データ・チャネルをコンフィグレーションして、ソース同期トランスミッタ・クロック出力を生成することができます。この柔軟性により、出力クロックをデータ出力の近くに配置してボードレイアウトを簡略化し、クロックとデータ間のスキューを低減することができます。

アプリケーションごとに、特定のクロック-データ・アライメントまたはデータレート-クロックレート・ファクターが必要になる場合があります。これらの設定は、Quartus Prime のパラメーター・エディターでスタティックに指定することができます。

• トランスミッタは、デバイスの各スピードグレードがサポートする最大出力クロック周波数で、データと同じレートでクロック信号を出力できる

• 出力クロックは、シリアライゼーション・ファクターに応じて、1、2、4、6、8、または10 のファクターで分周することができる

• データに関連するクロックの位相は、0° または180°（エッジまたは中央揃え）に設定することができる。I/O PLL は、45° の増分でその他の位相シフトの追加のサポートを提供する

•

tx_outclock

の位相シフト粒度が180° より大きい場合、各アルテラLVDS SERDES トランスミッタ・インターフェイスを1 つのI/O バンク内のみに配置することができます。

3 Stratix 10 高速LVDS I/O デザインの考慮事項

NIOS、QUARTUS および STRATIX の名称およびロゴは、アメリカ合衆国および/ またはその他の国におけるIntel Corporation の商標です。インテルはFPGA 製品および半導体製品の性能がインテルの標準保証に準拠することを保証しますが、インテル製品およびサービスは、予告なく変更される場合があります。インテルが書面にて明示的に同意する場合を除き、インテルはここに記載されたアプリケーション、または、いかなる情報、製品、またはサービスの使用によって生じるいっさいの責任を負いません。インテル製品の顧客は、製品またはサービスを購入する前、および、公開済みの情報を信頼する前には、デバイスの仕様を最新のバージョンにしておくことをお勧めします。

*その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。

ISO 9001:2008 登録済

(22)

図 -16: クロック出力モードのトランスミッタ

次の図は、クロック出力モードのトランスミッタを表しています。クロック出力モードでは、LVDS チャネルをクロック出力チャネルとして使用することができます。

fast_clock

load_enable Transmitter Circuit

Txclkout+

Txclkout–

FPGA Fabric

PLL I/O

Parallel Series

関連情報

59ページのアルテラLVDS SERDES Transmitter Settings

3.1.2 差動レシーバーのクロッキング

I/O PLL は外部クロック入力を受信し、同じクロックの異なる位相を生成します。DPA ブロックは、I/O

PLL からのクロックの1 つを自動的に選択し、各チャネル上の着信データをアライメントします。

シンクロナイザー回路は、DPA クロックとデータ・リアライメント・ブロック間の位相差を補正する

1 ビット幅 x 6 ビット深度のFIFO バッファーです。必要に応じて、ユーザー・コントロールのデータ・リ

アライメント回路は、ワード境界にアライメントするために、シリアル・ビット・ストリームに1 ビットのレイテンシーを挿入します。デシリアライザーはシフトレジスターとパラレル・ロード・レジスターを含めており、内部ロジックに最大10 ビットを送信します。

トランスミッタおよびレシーバーLVDS チャネルを接続する物理メディアは、シリアルデータとソース同期クロックとの間にスキューを導入することがあります。各LVDS チャネルとクロック間の瞬間的なスキューは、レシーバーで見られるデータおよびクロック信号のジッタによって異なります。3 つの異なるモード（非DPA、DPA、およびソフトCDR）は、ソース同期クロック（非DPA、DPA）/基準クロック（ソフト CDR）とシリアルデータ間のスキューを補償するにあたって異なるオプションを提供します。

非DPA モードでは、スキューを補償するために、ソース同期クロックと受信シリアルデータ間の最適な

位相をスタティックに選択することができます。DPA モードでは、ソース同期クロックと受信シリアルデータ間のスキューを補償するために、DPA 回路が自動的に最適な位相を選択します。ソフトCDR モードは、チップ間の同期および非同期アプリケーションとSGMII プロトコルの短距離ボード間アプリケーションのための機会を提供します。

注意^: 非DPA モードのみ、マニュアルでのスキュー調整が必要です。

(23)

3.1.3 ガイドライン：LVDS に整数 PLL モードの PLL を使用する

各I/O バンクは、LVDS チャネルをドライブする独自のPLL (I/O PLL)を有します。これらのI/O PLL は整数モードでのみ動作します。

3.1.4 ガイドライン： PLL からの高速クロックを使用して、 LVDS SERDES のみをクロックする

PLL から生成される高速クロックは、LVDS SERDES 回路をクロックすることのみを目的とします。コアロジックをドライブできる周波数はPLL F_OUT 仕様で制限されるため、その他のロジックをドライブするために高速クロックを使用しないでください。

F_OUT 仕様についての詳細は、デバイスのデータシートを参照してください。

3.1.5 ガイドライン：差動チャネルのピン配置

各I/O バンクには独自のPLL が含まれています。I/O バンクPLL は、同じバンク内のすべてのレシーバーとトランスミッタのチャネル、および隣接するI/O バンクのトランスミッタ・チャネルをドライブすることができます。ただし、I/O バンクPLL は、別のI/O バンク内のレシーバーチャネルまたは非隣接す

るI/O バンクのトランスミッタ・チャネルをドライブすることはできません。

差動トランスミッタ・チャネルをドライブするPLL

差動トランスミッタでは、PLL は独自のI/O バンクおよび隣接するI/O バンク内の差動トランスミッタ・チャネルをドライブすることができます。ただし、PLL は隣接しないI/O バンクのチャネルをドライブすることはできません。

(24)

図 -17: 差動トランスミッタ・チャネルをドライブするPLL

Bank B Diff TX

Diff TX

Diff TX Diff TX Diff TX

Diff TX PLL

Bank A Diff TX

Diff TX

Diff TX Diff TX Diff TX

Diff TX PLL

Bank C Diff TX

Diff TX

Diff TX Diff TX Diff TX

Diff TX PLL

Bank B Diff Channel

Diff Channel

Diff Channel Diff Channel Diff Channel

Diff Channel PLL

Bank A Diff TX

Diff TX

Diff TX Diff TX Diff TX

Diff TX PLL

Bank C Diff TX

Diff TX

Diff TX Diff TX Diff TX

Diff TX PLL

Valid: PLL driving transmitter channels in

adjacent banks Invalid: PLL driving transmitter channels

across banks

DPA がイネーブルされた差動レシーバー・チャネルをドライブするPLL

(25)

I/O バンクの各差動レシーバーは、クロックの位相を関連するチャネルのデータ位相にアライメントするための専用DPA 回路を備えています。バンク内のDPA チャネルをイネーブルする場合、バンク内でシングルエンドI/O および差動I/O 規格の両方を使用することができます。

DPA を使用すると、高速差動レシーバーチャネルの配置にいくつかの制約が加わります。Quartus Prime コンパイラーは自動的にデザインをチェックし、配置ガイドラインに違反があるとエラーメッセージを発行します。適切な高速I/O 動作を保証するために、ガイドラインに従ってください。

図 -18: DPA がイネーブルされた差動レシーバーチャネルをドライブするPLL

Bank A

Bank B DPA-enabled Diff RX

DPA-enabled Diff RX DPA-enabled Diff RX

DPA-enabled Diff RX DPA-enabled Diff RX DPA-enabled Diff RX DPA-enabled Diff RX

DPA-enabled Diff RX PLL

DPA-enabled Diff RX DPA-enabled Diff RX DPA-enabled Diff RX

DPA-enabled Diff RX DPA-enabled Diff RX DPA-enabled Diff RX DPA-enabled Diff RX

DPA-enabled Diff RX PLL

DPA がイネーブルされた差動トランスミッタ・チャネルと差動レシーバーチャネルをドライブするイン ターリーブされたPLL

差動トランスミッタ・チャネルとDPA がイネーブルされたレシーバーチャネルをバンク内で同時に使用する場合は、バンク内のI/O PLL によって駆動されるレシーバーチャネルを、隣接するバンクのI/O PLL によって駆動されるトランスミッタ・チャネルとインターリーブできます。

(26)

図 -19: DPA がイネーブルされた差動トランスミッタ・チャネルと差動レシーバーチャネルをドライブするイン ターリーブされたPLL

DPA-enabled Diff RX DPA-enabled Diff RX

DPA-enabled Diff RX DPA-enabled Diff RX DPA-enabled Diff RX

DPA-enabled Diff RX PLL

DPA-enabled Diff RX DPA-enabled Diff RX

DPA-enabled Diff RX DPA-enabled Diff RX DPA-enabled Diff RX

DPA-enabled Diff RX

Bank A Diff TX

Diff TX

Diff TX Diff TX Diff TX

Diff TX

Bank B Diff TX

Diff TX

Diff TX Diff TX Diff TX

Diff TX PLL

3.1.6 外部 PLL モードの LVDS インターフェイス

アルテラLVDS SERDES IP コアのパラメーター・エディターは、Use External PLL オプションで LVDS インターフェイスを実装するためのオプションを提供します。このオプションをイネーブルすると、

異なるデータレート、ダイナミック位相シフト、およびその他の設定をサポートするためのPLL のダイナミックなリコンフィグレーションといったPLL 設定を制御することができます。また、さまざまなクロックおよびロードイネーブル信号を生成するために、アルテラIOPLL IP コアをインスタンス化する必要があります。

アルテラLVDS SERDES トランスミッタおよびレシーバーでUse External PLL オプションをイネ ーブルする場合、アルテラIOPLL IP コアから以下の信号が必要になります。

• アルテラLVDS SERDES トランスミッタとレシーバーのSERDES へのシリアルクロック入力

• アルテラLVDS SERDES トランスミッタとレシーバーのSERDES へのロードイネーブル信号

• トランスミッタFPGA ファブリック・ロジックをクロックするために使用されるパラレルクロックとレシーバーに使用されるパラレルクロック

Stratix 10 高速LVDS I/O ユーザーガイド