Microsoft PowerPoint - 6.memory.ppt

2008/12/2 広島大学 岩 田 穆 1

メモリの分類

リードライトメモリ: RWM リードとライトができる（同程度に高速） リードオンリメモリ_{: ROM} 読み出し専用メモリ_,

ライトできない _{or ライトは非常に遅い} ランダムアクセスメモリ_{: RAM} 全番地を同時間でリードライトできる

SRAM (Static Random Access Memory) 高速

DRAM (Dynamic Random Access Memory) 大容量

シーケンシャルアクセスメモリ アドレス順にしかアクセスできない

揮発性メモリ 電源を切ると記憶内容が壊れる

不揮発性メモリ 電源を切っても記憶内容が壊れない アクセス＝リード・ライトすること

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半導体メモリの基本構成

２次元のメモリセルアレイを構成する． 行アドレスをデコードしてワード線で1行を選択する． 列アドレスをデコードしてビット線で1列を選択する． ワード線，ビット線の交点のセル1ビットを選択する． 選択されたメモリセル ワード線 ビット線（データ線） 行 ア ド レ ス 列アドレス 行デコーダ 列デコーダ

メモリセルアレイ

半導体メモリの書き込み（リード）動作

書き込みデータ 選択されたセルにデータを書き込む． 行 ア ド レ ス 列アドレス 行デコーダ 列デコーダ 書き込み回路

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半導体メモリの読み出し（リード）動作

読み出し回路 _{読み出しデータ} 行 ア ド レ ス 列アドレス 行デコーダ 列デコーダ 選択されたセルのデータを読み出す

行デコーダ A1 A2 行アドレス A0 メモリセル

64ビットRAMの回路(1)

メモリセルアレイ R0 R1 R2 R3 R6 R7 R5 R4 A2 A1 A0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

2008/12/2 広島大学 岩 田 穆 7 列デコーダ A3 A4 A5 列アドレス 書き込みデータ C0 C1 C2 C3 C6 C7 C4 読み出しデータ センスアンプ 書き込み回路 マルチプレクサ コラム 選択 信号 メモリセルアレイ 書き込み回路 コラム 選択信号 C5 A5 A4 A3 0 0 0 0 0 1 0 1 1 0 1 0 1 0 0 1 0 1 1 1 0 1 1 1

64ビットRAMの回路(2)

インバータを2個用いて 正帰還回路を構成

フリップフロップ

インバータ1

"1" "0" V2

インバータ2

双安定回路を用いたメモリセル

直流入出力特性

入力A

0

出力Y

Vdd

Vdd

A

Y

Y

インバータ

V1

V2

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SRAMのメモリセル（CMOS型）

１ビットを記憶する回路 CMOSインバータ２個で構成した 正帰還ループ（フリップフロップ）と トランスファゲート２個で構成． フリップフロップの双安定状態 "1","0"で情報を記憶． 書き込み，読み出しはTGを介して行う． ワード線 ビット線1 （データ線） ビット線２ （データ線） Gnd TG Vdd TG TG にはn-MOS型を使用， セルの出力のハイレベルは V_dd-V_thとなるが，センスアンプで 増幅されるので問題ない

SRAMのメモリセル（抵抗負荷型）

インバータのp-MOSの代わりに 抵抗負荷を用いる． 高抵抗を使用． p-MOS を使わないので セル面積を縮小できる． 抵抗に定常電流が流れる． 高抵抗のプロセスが必要． メモリセルがハイレベルを 出力する際には 出力インピーダンスは負荷抵抗となり 高いので，動作速度が遅くなる． TG Gnd ワード線 フリップ フロップ Vdd 負荷 抵抗 ビット線1 （データ線） ビット線２ （データ線）

2008/12/2 広島大学 岩 田 穆 11 ワード線 TG TG 読み出しデータ Vb TG2 TG3 TG4 センスアンプ TG2 TG4 メモリセル フリップ フロップ 書き込みデータ アドレス情報

SRAM回路

ビット線1 （データ線） ビット線２ （データ線）

ワード線 TG TG Vb TG2 TG3 TG4 センスアンプ TG2 TG4 メモリセル 書き込みデータ アドレス情報

SRAM回路

書き込み

ビット線1 （データ線） ビット線２ （データ線）

2008/12/2 広島大学 岩 田 穆 13 ワード線 TG TG Vb TG2 TG3 TG4 センスアンプ TG2 TG4 メモリセル

SRAM回路

ビット線プリチャージ Vb (中点電位） ビット線1 （データ線） ビット線２ （データ線）

ワード線 TG TG Vb TG2 TG3 TG4

センスアンプ

TG2 TG4 メモリセル アドレス情報

SRAM回路

読み出し

論理振幅を増幅 0~V 読み出しの速度

Read Access Time 速い 1~10ns メモリセルが電源から 電力をもらって 出力する． ビット線1 （データ線） ビット線２ （データ線）

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容量Cの電荷の

有無で1bitを記憶

ビット線 （データ線） ワード線

アドレス

C

TG1

記憶セル 読み出しデータ

静電容量(キャパシタ)を用いたメモリ

DRAM:ダイナミックランダムアクセスメモリ

+

-"1"

"0"

C

TG1

記憶セル 読み出しデータ 書き込みデータ ビット線 （データ線）

C

_S

DRAMの記憶セル（メモリセル）

V

_C

V

_D

C

_D

V

_O

C

_S セルがアクセスされると

V

_C ：記憶容量の電圧

V

_{D ： ビット線の初期電圧}

V

_o = VCCS ＋CDVD C_S + C_D ビット線の電圧 ワード線

C

_D ビット線 (データ線） Ｃの電荷がリーク電流で減るので， リフレッシュが必要 破壊読出であるので 読出の後は再書き込みが必要

V

_S = VCCS C_S + C_D 読み出し信号電圧：V_oの変化

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DRAMメモリセルアレイ

ワード線 ビット線 + 電荷有り 電荷無し "1"の書き込み： 容量の電荷を充電 "0"の書き込み：放電 "1"の読み出し： 容量をビット線に接続、 ビット線電位が上昇 "0"の読み出し： ビット線電位が低下

DRAMセル断面図

ビット線 (Al) ワード線（２層ポリ） A A' 拡散層（ｱｸﾃｨﾌﾞ） 容量電極 （1層ポリ） A-A‘断面 拡散層 （ｱｸﾃｨﾌﾞ） １ビット分の領域

DRAMリードライト回路

ビット線 (データ線） ワード線 TG1 記憶セル ビット線初期電圧 センスアンプ 書き込みデータ VＤ TG2 TG3 TG4

TG2: 書き込み用TG

TG4: 読み出し用TG

TG3: 初期設定用TG

TG1: セル選択用

アドレス C_S C_D

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DRAMリードライト回路

ワード線 TG1 記憶セル ビット線初期電圧 センスアンプ 書き込みデータ VＤ TG2 TG3 TG4

TG2: 書き込み用TG

TG4: 読み出し用TG

TG3: 初期設定用TG

TG1: セル選択用

ビット線 (データ線） C_S C_D

DRAMリードライト回路

ワード線 C_S C_D TG1 記憶セル ビット線初期電圧 センスアンプ 書き込みデータ VＤ TG2 TG3 TG4

TG2: 書き込み用TG

TG4: 読み出し用TG

TG3: 初期設定用TG

TG1: セル選択用

アドレス メモリセルは受動回路 電源から電力をもらわない Ｃに充電された電荷の エネルギーのみ ビット線 (データ線）

2008/12/2 広島大学 岩 田 穆 23 電圧（ mV ）, 容量 (fF) 100 200 500 50 4K 64K 1M 16M 256M 4G 64G （1.3） （0.5） （0.25） （0.1） （0.04） （3） （8） セル面積(um2) 10 0.1 100 1000 1 １ビット電荷(ｆC) セル面積 1ビット電荷 (Q_S) スタック トレンチ プレーナー 10 100 1000 10 20 5 記憶セル容量C_S データ線容量C_D 読み出し電圧V_S 100 200 500 50 10 20 5

V

_S = VCCS C_S+C_D

(a) 拡散層プログラム (b) しきい値プログラム

ROMの記憶セル

ドレインの コンタクトなし ビット線 ワード線 "0" ビット線 "1" ソース, ドレインなし 電流が流れる経路があるかどうかで ”１”，”０”の情報を記憶する． チップを作る時に情報が書きこまれる． 情報の書き換えはできない． 出力 ワード線 "0" 低しきい値 "ON" 高しきい値 "1" "OFF" 出力 Vdd Vdd 抵抗/MOS Vdd Vdd ビット線 ワード線 "1" Vdd Vdd GND ドレインの コンタクト有り

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ROM メモリセル

ワード線 ビット線 "1" "1" "1" "1" "1" "1" "0" "0" "0" MOS有り MOS無し

(a) 記号 浮遊ゲート （ポリシリコン） (b) 構造 浮遊 ゲート 制御 ゲート ソース ドレイン 制御ゲート （ポリシリコン） ソース _ドレイン ｐ型基板 n+ _n+ Al SiO₂

EPROMの記憶素子と断面図

浮遊ゲートに電子を注入するかどうかで記憶する 情報書き込みは浮遊ゲートへの電子注入 電子注入は制御ゲートの正の電圧を加えたとき ドレイン接合付近の高電界によるおこる 電子なだれ現象 ，あるいはホットエレクトロン で電子を注入

2008/12/2 広島大学 岩 田 穆 27 電荷放出状態 (データ"０") 電荷注入状態 (データ"１") ドレイン電流 0 読出し電圧 制御ゲート電圧 ΔQ_F : 注入電荷量 C_G：浮遊ゲート容量 V_TH(1) V_TH(0) ΔV_T= C_G -ΔQ_F ΔV_T

EPROMの記憶素子電圧電流特性

出力”０” 出力”１”

選択 トランジスタ 記憶 トランジスタ

EEPROMの記憶セルと断面図

(電気的消去可能EPROM) 記憶トランジスタ 選択トランジスタ 制御ゲート 浮遊ゲート ゲート n+ ソース ドレイン ソース ドレイン p型基板 n+ n+ n+ トンネル領域 膜厚10～20nm SiO₂ 制御ゲートに正電圧 を加えて トンネル電流で浮遊ゲートへ電子を注入 しきい値が上昇，オンしない，出力電圧はハイ _”１” 制御ゲートに負電圧 を加えて トンネル電流で浮遊ゲートの電子を放出

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フラッシュメモリのセル構成

NOR 型 NAND 型 ビット線 _ビット線 GND ワード線 1bitセル GND GND Word0 Word1 Word3 Word2 ビット線 _ビット線 SELC Word0 Word1 Word30 Word31 SELG

注1：1M~16Mでチップ一括消去時間は1.5秒から数10秒 種類 セル構成 書き込み方法 書き込み時間 セル部分の データの変更 データ 保持電流 EPROM EEPROM E2 _PROM DRAM SRAM Flash Memory 1MOS 1MOS 1トンネル領域 + 1MOS 1 MOS +1 C 6 MOS ４ MOS + 2 R 重ね書き 重ね書き 重ね書き 電気的消去 電気的書き込み + （注1） 紫外線消去 電気的書き込み + _数100μs 数ms 数μs （注2） ≒20μs （注３） 数ns （注４） 不要 不要 不要 リフレッシュ が必要 保持電流 必要

2008/12/2 広島大学 岩 田 穆 31 宿題 ２００８．１２．２ １．ＳＲＡＭとＤＲＡＭの動作原理と特徴を比較し， それぞれの適用領域を述べよ． ２．ＳＲＡＭは高速動作できる理由を説明せよ． ３，不揮発性メモリの記憶原理を説明せよ．