3D Integration of LSIs and Modules by Near-Field Coupling
Akira OKADA
†a), Atsutake KOSUGE
†, and Tadahiro KURODA
†あらまし 近接場結合は，従来の機械式有線接続がもつ課題を解決する．コイル間の誘導結合を用いる ThruChip Interface (TCI) によって，積層チップ間の低コスト・高速通信が実現される．伝送線路間の電磁界結 合を用いるTransmission Line Coupler (TLC) は，モジュール間の通信速度と信頼性を向上する．TCI と TLC は三次元集積の発展を担う技術として期待される．
キーワード 近接場電磁界結合，三次元集積，TCI，TLC
1.
ま え が き
SiP (System-in-Package)
や シ リ コ ン 貫 通 電 極
(Through Silicon Via, TSV)
などの三次元集積化
技術が注目されているが，これらの技術のように機械
的接続を用いた場合，性能の向上には限界がある．消
費電力・コスト・信頼性の面で課題が存在するためで
ある．近接場結合を用いることで，これらの課題を解
決する．本論文では，近接場結合を用いた積層チップ
間通信技術である
TCI
と，モジュール間通信技術で
ある
TLC
について，最新の研究成果を述べる．
2.
誘導結合を用いた三次元チップ集積
2. 1
三次元集積の課題
ムーアの法則に従うデバイスのスケーリング則が限
界を迎えつつある中，三次元集積に大きな期待が寄せ
られている．特に，チップを半導体モジュール内で積
層実装する
SiP
は
DRAM
やロジックといった異なる
プロセスのチップを安価に積層できるため，大きな注
目を集めている．
ところが，従来のワイヤボンディングを用いた三次
元集積は，微細化による性能の向上に限界がある．微
細化により，トランジスタの動作は年率
15%
高速にな
り，集積される回路規模は年
49%
増大する．この二つ
†慶應義塾大学理工学部，横浜市Faculty of Science and Technology, Keio University, 3–14–1 Hiyoshi, Kohoku-ku, Yokohama-shi, 223–8522 Japan a) E-mail: [email protected]
を掛け合わせると年率
70%
の性能改善が期待できる．
これを活かすためには，チップに入出力する信号は年
率
45%
高速化しなければならない
[1]
．しかし，入出
力回路はチップの周辺にしか配置できない．このため，
その集積度は微細化によって年率
11%
でしか増えな
い．トランジスタが年率
15%
で高速になるのは同じで
あるため，入出力する信号は年率
28%
しか高速化でき
ない．
そこで，
1
ピンあたりの通信速度を向上する取り組
みがなされてきたが，通信路にある寄生素子の影響に
より消費電力は急増している．現在ではチップ全体の
消費電力のうち，
30%
を入出力回路が占めている場合
も珍しくない．
2. 2
コストと信頼性に課題がある
TSV
シリコン貫通電極によって，積層されたチップ間通
信の高速化と低消費電力化ができる．
TSV
は入出力
回路をチップ面全体に配置できる．チップの面全体を
使って通信チャネル数を増やせるため，消費電力を抑
えながら通信速度を向上できる．
しかし，
TSV
を用いた三次元集積では実装コスト
が増大し，また信頼性の問題が生じる．
TSV
はシリコ
ン基板を貫通する配線や上下のチップをバンプ接続す
るための電極形成など，追加の工程が必要となる．ま
た，
TSV
を形成するためにチップに穴を開ける必要
がある．トランジスタの性能が変化する可能性がある
ため，信頼性に課題がある．
2. 3
誘導結合を用いた三次元集積
三次元集積に近接場結合を用いることにより，低コ
図 1 磁界はチップを貫通可能
Fig. 1 Magnetic field can penetrate through sub-strate.
ストで高速な通信ができる．電磁波の波長の
1/2π
以
下の距離を近接場と呼ぶ．積層されたチップ間の通信
距離は
50μm
程度なので，
GHz
帯の電磁波にとって
チップ間の通信距離は近接場にあたる．近接場では，
信号は距離の
3
乗に比例して減衰するため，信号漏洩
が少ない
[2]
．また，チップ間を繋ぐ結合器はパターン
を配線で描くだけで良く，標準の
CMOS
プロセスで
作製でき，追加の製造工程は必要ない．そのため，積
層されたチップ間の通信速度を安価に向上できる．
近接場結合には大きく分けて，磁界を利用する誘導
結合と電界を利用する容量結合がある．積層された
チップ間の通信は，実装の向きに制限がない誘導結合
が適している．
CMOS
プロセスに用いられる
Si
ウェ
ハの抵抗率はおよそ
10Ωcm
である．伝送路上にチッ
プが配置されている場合，容量結合では結合度が低下
してしまうが，誘導結合は結合度がほとんど変わらな
い．また，酸化膜とシリコンは透磁率が一定であるた
め，それらの境界で磁界は反射しない．しかし，誘電
率が異なるため，電界は反射してしまう．このように，
磁界はチップを貫通することができるため，誘導結合
は
3
枚以上チップを積層することができ，チップの向
きに制限がない
(
図
1)
．
3. ThruChip Interface, TCI
TCI
はチップのメタル配線で形成されたコイルの誘
導結合を利用して，チップ間通信を行う技術である
[3]
．
新たな製造プロセスを必要とせずに，
TSV
と同等か
それ以上の性能を達成する．図
2
に示すように送受信
回路・コイル共に標準の
CMOS
プロセスで実現され
るため，追加コストは
0.1%
以下である．
3. 1 TCI
の特長
TCI
を用いることで，実装コストを抑えながら，通
信性能の向上と消費電力の低減ができる
(
図
3) [4]
∼
[11]
．
TCI
は，物理的な接触がないため静電破壊保護
図 2 標準 CMOS プロセスを用いた TCI の実現 Fig. 2 TCI made by standard CMOS process.図 3 高速・低消費電力通信
Fig. 3 High speed, low power communication.
図 4 ほぼ一定の消費電力と遅延 Fig. 4 Approximately constant energy and delay.
素子を除くことができ，寄生容量を大幅に削減でき
る．そのため広帯域な通信特性が得られ，
1ch
あた
り
30Gb/s
以上の通信ができる
[4]
．ビット誤り率は
10
−14以下と有線通信並の信頼性をもつ
[5]
．加えて，
チャネルを並列化することで，高速化を図ることがで
きる．例えば，
2.5mm
角のチップに
1,024
個コイルを
並列配置すると，
10
−16以下のビット誤り率で
8Tb/s
のデータ通信ができる
[5]
．また，静電破壊保護素子に
おける消費電力を削減できるので，
TCI
の消費電力
は
0.1pJ/b
を下回り，
TSV
と比べて消費電力は少な
い
[11]
．更に，消費電力は積層枚数にほとんど依存し
ない．
TSV
は積層されるチップ枚数が多いほど，負荷
が増大するのでより大きな送信電力が必要となり，ま
た遅延も増大する．ところが，
TCI
は伝送路にチップ
があったとしても，送信側の負荷は変わらない．その
ため，消費電力と遅延はほとんど一定である
(
図
4)
．
TCI
は実装コストと消費電力を抑えて，
TSV
と同等
図 5 十分なコイル間隔は信号漏洩を抑制 Fig. 5 Enough channel pitch prevents leakage signal.
以上の性能をもつ
(
表
1)
．
3. 2
コイルの設計
TCI
に用いるコイルの設計パラメータは配線幅，巻
き数，配線間隔，コイル直径，そしてコイル間隔の五
つである．コイル配線には細い配線を用いることがで
きる．
TCI
に用いるコイルは共振させるわけではない
ので，寄生抵抗がついても問題ないためである．イン
ダクタンスと寄生容量から決まる自己共振周波数が所
望の通信帯域より十分高くなるよう，巻き数と配線間
隔を設計する．インダクタンスは巻き数によって決定
され，寄生容量は配線間隔に依存する．コイル直径は
結合係数とばらつきを考慮して通信距離の
3
倍程度に
設計する．コイルを並列に配置して通信速度向上させ
る場合，信号漏洩を抑制するために，コイル直径の
2
倍程度の間隔でコイルを配置する
[12]
．直径の
3
分の
1
程度の距離のコイルからの通信信号と比べて，直径
の
2
倍以上離れた距離のコイルからの信号は十分に減
衰する
(
図
5)
．
3. 3
配置場所とチップの向き
TCI
は配置場所とチップの向きに制限がなく，三次
図 6 チップ上のどこにでも配置可能 Fig. 6 TCI can be placed anywhere.図 7 あらゆる種類のチップで使用可能 Fig. 7 TCI can be used all kinds of chips.
元集積への応用が容易い．
TSV
は，チップを集積する
際に，回路部分を避けて配線を貫通させる必要がある．
それに対して，
TCI
は回路上にも配置できる．例え
ば，
SRAM
の上に
TCI
が配置されていても，読込動
作に対して影響を与えないことが確認されている
[13]
．
TCI
の間に多段の
NAND
チップ積層されている場合
においても，通信が可能であることが確認されてい
る
[5]
．性能を向上させるためにチップ枚数を増やした
ときは，送信電力を大きくすれば信頼性の低下を防ぐ
ことができる
(
図
6)
．また，実装の向きに制限がない
ため，実装するチップの種類を選ばない
(
図
7)
．
3. 4
三次元スケーリング則
TCI
の性能コスト比はデバイス同様にスケーリン
グ則によって改善される
[2]
．従来のスケーリング則で
はトランジスタの電界を一定に保つように，デバイス
が微細化され，電源電圧が低減される．デバイスを微
細化することで，トランジスタと同様に
TCI
の性能
も改善される．このとき，チップの厚さを薄くするこ
とで，磁界を一定に保ったままデバイスを微細化でき
る．厚さ方向も加えた三次元スケーリング則を図
8
に
示す．例えば，チップの厚さとデバイス寸法と電源電
図 8 三次元スケーリング則 Fig. 8 3D scaling scenario.
図 9 応 用 例 Fig. 9 Applications.
圧をそれぞれ半分にすると，コイルのサイズは半分に
なり，通信速度は
8
倍増大する．また，ビット当たり
のエネルギー消費は
1/8
に小さくなる．
3. 5
応 用 例
TCI
の代表的な応用例は，図
9
に示したような，メ
モリの積層，プロセッサの積層，メモリとプロセッサ
の積層である．そのほかにも，非接触メモリカード
や非接触ウェハテスト，マイコンデバッグ用のバスプ
ローブなどの応用が研究されている．
ワン・パッケージ
SSD
に
TCI
を応用することで，
SSD
の実装面積と消費電力を大幅に削減できる．従
来の
SSD
は八つのメモリパッケージと
1
枚のコント
ローラチップが実装されている．一つのパッケージの
中に，
8
枚の
NAND
メモリチップが積層されており，
ワイヤを
200
本使用している．仮に，一つのパッケー
ジの中に
64
枚のメモリチップと
1
枚のコントローラ
チップを積層できたとしても，
1600
本のワイヤが必要
となるためボンディングが難しい．ところが
TCI
を
用いると，電源供給のワイヤ以外は不要になるため，
ワイヤの本数を
200
本に削減できる．
1
パッケージに
メモリとコントローラを集積できるため，実装面積は
図 10 ワン・パッケージ SSD への応用 Fig. 10 Application of one-package SSD.図 11 プロセッサ–メモリ間接続への応用 Fig. 11 Application of Processor – Memory Link.
8
分の
1
以下に削減でき，通信電力は
2
分の
1
以下に
低減できる
(
図
10) [16]
．
プロセッサとメモリの接続に
TCI
を用いることで，
データ通信に必要な消費電力とレイアウト面積を大き
く削減できる．プロセッサはパッケージとバンプ接続
を行い，
SRAM
はワイヤボンディングを用いて，そ
れぞれに電源を与える．プロセッサと
SRAM
は電源
電圧が異なるが，
TCI
は
AC
結合である．ためレベル
シフトを用いずに両者を接続できる．
DDR2
と同じ転
送速度のとき，消費電力を従来の
1/30
である
1pJ/b
，
レイアウト面積を従来の
1/3
である
0.15mm
2/Gbps
に低減できる
(
図
11) [17], [18]
．
4.
電磁界結合を用いたモジュール集積
メモリカードや液晶といったモジュール間の接続に
は機械式コネクタが用いられている．電磁界結合を用
いる非接触コネクタを用いて，これらのモジュールを
接続することで，通信速度が向上できる．チップ間通
信は通信距離が波長よりはるかに短いため，集中定数
系であるコイルを用いた誘導結合が有効であった．一
方，モジュール間の通信では伝送線路の長さが信号波
長より長くなるので分布定数的な扱いが必要となる．
一つは，振動耐性と耐久性である．機械式コネクタ
は金属端子を圧着して信号を伝送する構造をもつ．こ
のため，振動が加わると端子が離れ，信号が途中で短
く遮断される瞬断が起きる．高い振動耐性が求められ
る車載機器などには，瞬断を防ぐ重厚な保護素子が必
要となり，重量と体積を増大させる．また，挿抜のた
びに金属端子が削られ，信号特性が悪化する．高速・
狭ピッチコネクタは特に壊れやすく，挿抜回数が数回
に制限され組み立て工程で破損することも多い．
もう一つは，小型化・低背化に関する課題である．
コネクタには露出した金属端子を保護するため，ハウ
ジングと呼ばれる機械的構造が備えられている．しか
し，ハウジングは微細化することが難しく，コネクタ
のサイズは小さくすることが難しい．
4. 2
電磁界結合を用いたモジュール間通信
近接場結合をモジュール間通信に利用することで，
機械式コネクタの課題を解決できる．機械式コネクタ
にない二つの利点を近接場結合がもつためである．一
つは，非接触であるので振動耐性と耐久性に優れてい
ることである．電極同士は物理的に接触しないため，
振動が加わったときに瞬断が起こらない．また，機械
式コネクタのように挿抜時の摩擦による破損はない．
もう一つは，小型化・薄型化が容易いことである．近
接場結合に用いる非接触コネクタの結合器は，基板上
に描いた配線パターンにより形成される．また，電極
が露出しないので，保護機構が必要ない．このため，
コネクタの厚さは基板程度であり，サイズを小さくす
ることができる．
しかし，通信帯域と終端整合に関する課題がモジュー
ル間通信への
TCI
の応用を困難にしている．
積層されたチップ間と比較してモジュール間の通信
距離は長く，
TCI
に用いるコイルのサイズを大きくす
る必要がある．共振周波数が低下するため，帯域が狭
くなる．複数のコイルを用いて多チャネル化して，信
号の高速化ができるが，信号スキューが大きくなるた
め，並列化には限界がある．更に，モジュール外では，
伝送路の長さがミリメートル単位になり，分布定数的
な扱いが必要になる．コイルは集中定数的な振る舞い
をするため，伝送路とコイルの間でインピーダンス整
図 12 広帯域な特性をもつ電磁界結合 Fig. 12 Wide bandwidth of ElectromagneticCou-pling.
図 13 誘導結合と電磁界結合の比較 Fig. 13 Comparison between inductive and
electro-magnetic coupling.
合を行うことが難しい．
近接配置された伝送線路状の電磁界結合は，広帯域
な伝送特性を示す
(
図
12) [19]
．電磁界結合は電界と
磁界を両方利用する近接場結合である
(
図
13)
．電界
と磁界が分布して存在するため，特性インピーダンス
が定義され，終端が可能になる．特性インピーダンス
は，伝送線路の線幅や線間隔などを調整し，通常
50Ω
になるよう設計する．
50 Ω
の伝送線路と
IC
から離し
て接続しても反射は少ない．電磁界結合は，誘導結合
と比較して広帯域な特性をもつため，モジュール間の
通信速度を
1
桁速くできる．
5. Transmission Line Coupler, TLC
伝送線路の電磁界結合を利用して通信を行う技術が
TLC
である
[19]
．信頼性は従来の有線通信と変わら
ず，モジュール間の通信速度を向上させ，消費電力を
低減する．
5. 1 TLC
の特長
伝送線路を短くすることで通信帯域の中心周波数を
高くできる．通信帯域の中心周波数は伝送線路の長さ
に反比例するためである
(
図
14)
．しかし，中心周波
数が高いほど，低域の減衰量が大きくなり，受信パル
スが細くなるので，低域補償が難しくなる．
図 14 線路長と中心周波数の関係 Fig. 14 Channel length vs. center frequency.
図 15 高い位置ずれ耐性 Fig. 15 High misalignment tolerance.
特性インピーダンスを調整できるため，信号品質を
劣化させずに高速通信できる．機械式コネクタはイン
ピーダンス管理が難しく，高速信号では品質が悪化す
る．一方で，
TLC
の特性インピーダンスは通信距離
d
に比例し，線幅
w
に反比例するため，設計によって調
整できる．特性インピーダンスが
50Ω
になるように，
与えられた通信距離
d
及び基板の誘電率から，線幅
w
を設計する．インピーダンス整合がとれるため信号品
質の劣化を防ぐことできる．このとき，線間隔
s
は線
幅
w
の
3
倍程度にする．これは，差動線路間での結合
による，クロストークを防ぐためである．
垂直・水平どちらの方向にも高い位置ずれ耐性を有
する
(
図
15) [20]
．通信距離が
1mm
のとき結合度は
−14dB
である．仮に，振動により通信距離が
0.5mm
大きくなっても結合度は
4.4dB
しか低下しない．受信
振幅を十分に保つことができるので，信頼性を悪化さ
せることなく通信ができる．より大きい振動耐性を得
たいときは，受信機にアンプを入れればよい．また，
線幅方向に対する位置ずれには，より強い耐性をもつ．
線幅が
0.5mm
のとき，線幅と同程度ずらしても，結
合度は
1.7dB
しか低下しない．位置合わせ機構が不要
なため，実装コストを低減できる．
5. 2
有線通信と同様の信頼性
TLC
を用いることで，安価で低消費電力，高速，高
信頼の通信ができる．
TLC
で使用する結合器は配線パ
ターンにより基板上に形成される．また，送受信回路
図 16 TLCの送受信回路 Fig. 16 Transceiver circuit of TLC.図 17 1mm 12Gb/s非接触通信 Fig. 17 1mm 12Gb/s contactless interconnection.
図 18 TLCによる非接触通信応用例 Fig. 18 Contactless interconnections by TLC.
はデジタル回路技術で構成される
(
図
16)
．そのため，
追加の部品や製造工程を必要とせず，コストと消費電
力を抑えて高速通信ができる．例えば，図
17
に示し
たように，
1mm
の通信距離で
12Gb/s
のデータ通信
ができる．通信の信頼性を示すビット誤り率は
10
−13以下であり，従来の有線通信に匹敵する信頼性をもつ．
このときの消費エネルギーは
7.4pJ/b
である
[19]
．
5. 3
応 用 例
TLC
の代表的な応用例はメモリカードの非接触通
信や液晶コネクタの電子化である
(
図
18)
．
TLC
は従
来の機械式の接続では困難であった，高速通信・低消
費電力・小型化ができる．
TLC
で構成されたバスは
高速通信ができる．例えばメモリバスでは，信号の高
速化に伴い，コネクタにおける信号反射が深刻な問題
ことができるため，各モジュールを最短距離で結ぶこ
とができる．高い振動耐性も有することから，保護機
構も必要ない．例えば重厚な保護機構をもつ車載
LA
N
に適用すると，自動車の配線全体における
30%
の重
量を低減することができる
[20]
6.
む す び
従来の機械式接続がもつ課題を，近接場結合を用い
る電子式接続は解決する．積層されたモジュール内の
通信は
TCI
，モジュール外の通信は
TLC
を用いるこ
とによって，高速・低電力・低コスト・小型の高速通
信が実現できる．
TCI
と
TLC
の二つの技術が三次元
集積システムの発展を担う技術として期待される．
文
献
[1] T. Kuroda and N. Miura, “Perspective of low-power and high-speed wireless inter-chip communications for SiP integration,” IEEE European Solid-State Cir-cuits Conference, Dig. Tech. Papers, pp.3–6, Mon-treux, Switzerland, Sept. 2006.
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Kuroda, “A 1.2Gb/s/pin wireless superconnect based on inductive inter-chip signaling (IIS),” IEEE Inter-national Solid-State Circuits Conference, Dig. Tech. Papers, pp.142–143, San Francisco, the United States of America, Feb. 2004.
[4] Y. Take, N. Miura, and T. Kuroda, “A 30Gb/s/link 2.2Tb/s/mm2 inductively-coupled injection-locking CDR,” IEEE Asian Solid-State Circuits Conference, Dig. Tech. Papers, pp.81–84, Beijing, China, Nov. 2010.
[5] N. Miura, K. Kasuga, M. Saito, and T. Kuroda, “An 8Tb/s 1pJ/b 0.8mm2/Tb/s QDR inductive-coupling interface between 65nm CMOS and 0.1um DRAM,” IEEE International Solid-State Circuits Conference, Dig. Tech. Papers, pp.436–437, San Francisco, the United States of America, Feb. 2010.
[6] N. Miura, D. Mizoguchi, M. Inoue, K. Niitsu, Y. Nakagawa, M. Tago, M. Fukaishi, T. Sakurai, and T. Kuroda, “A 1Tb/s 3W inductive-coupling transceiver for inter-chip clock and data link,” IEEE Interna-tional Solid-State Circuits Conference, Dig. Tech.
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[9] Y. Sugimori, Y. Kohama, M. Saito, Y. Yoshida, N. Miura, H. Ishikuro, T. Sakurai, and T. Kuroda, “A 2Gb/s 15pJ/b/chip inductive-coupling programmable bus for NAND flash memory stack-ing,” IEEE International Solid-State Circuits Confer-ence, Dig. Tech. Papers, pp.244–245, San Francisco, the United States of America, Feb. 2009.
[10] M. Saito, N. Miura, and T. Kuroda, “A 2Gb/s 1.8pJ/b/chip inductive-coupling through-chip bus for 128-Die NAND-flash memory stacking,” IEEE Inter-national Solid-State Circuits Conference, Dig. Tech. Papers, pp.440–441, San Francisco, the United States of America, Feb. 2010.
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[12] N. Miura, D. Mizoguchi, T. Sakurai, and T. Kuroda, “Cross talk countermeasures in inductive inter-chip wireless superconnect,” IEEE Custom Integrated Circuits Conference, pp.99–102, Orland, the United States of America, Oct. 2004.
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[14] D. Mizoguchi, N. Miura, H. Ishikuro, and T. Kuroda, “Constant magnetic field scaling in inductive-coupling data link,” IEICE Trans. Electron., vol.E91-C, no.2, pp.200–205, Feb. 2008.
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[22] J. Kim, C. Sung Oh, H. Lee, D. Lee, H. Hwang, S. Hwang, B. Na, J. Moon, J. Kim, H. Park, J. Ryu, K. Park, S. Kang, S. Kim, H. Kim, J. Bang, H. Cho, M. Jang, C. Han, J. Lee, K. Kyung, J. Choi, and Y. Jun, “A 1.2V 12.8GB/s 2Gb mobile wide-I/O DRAM with 4×128 I/Os using TSV-based stacking,” IEEE
Inter-national Solid-State Circuits Conference, Dig. Tech. Papers, pp.496–497, San Francisco, the United States of America, Feb. 2011.
[23] A. Raziz Junaidi, Y. Take, and T. Kuroda, “A 352Gb/s inductive-coupling DRAM/SoC interface using overlapping coils with phase division multiplex-ing and ultra-thin fan-out wafer level package,” IEEE Symposium on VLSI Circuits, Dig. Tech. Papers,
pp.29–30, Honolulu, the United States of America, June 2014. （平成 26 年 5 月 7 日受付，6 月 25 日再受付， 10月 15 日公開）
