変換器を実現する、

修士論文要旨

年度)

高精度サイクリック

変換器を実現する、

素子ばらつきに依らない

最適なクロックドライバ回路の研究

A research of a 50MHz clock driver circuit independent of elements variation

to realize the high resolution cyclic A/D converter.

電気電子情報通信工学専攻 落合 洋夫

1

はじめに

近年、情報のディジタル化により多くのシステムに おいてアナログ・ディジタル混載の回路が用いられてい る。ディジタル信号はアナログ信号と比較して圧縮、伸 張、伝送、加工が容易であるなどといった利点を持つ。

しかし、現実世界において、映像、音などの我々人間が 認識できる自然界の情報はすべてアナログ信号である。

そのため、アナログ回路とディジタル回路のインター フェースとなる

変換器が必要不可欠となる。A/D 変換器にはいくつかの変換方式があるが、低電源電圧化 に対応し、省面積化のニーズにも対応した

変換器 として、サイクリック

型

変換器がトレンド である。また、素子の微細化により集積回路の集積度は 向上したが、微細化に伴う素子耐圧の低下のために低 電源電圧で動作する集積回路が求められる。本稿では、

電源電圧

で動作する サイクリック型

変換器を実現する回路について述 べる。

2

サイクリック型

変換器の構成

図

にサイクリック型

変換器のブロック図を示 す。入力信号を

回路にてサンプル、ホールドし、サ イクリック部に入力される。サイクリック部では、

のディジタルコードの出力とディジタル判定結果と入 力信号の残差を

倍化した信号を次段へ出力する機能 を持つビットブロックと、データを保持し出力するサブ

回路により構成されており、これらを

回ルー プすることにより、n bit 精度の

変換を実現する。

サイクリック部の各ブロックに要求される

変換の 速度は全体の出力

数に関係なく

クロックサ イクルでよい。前段のビットブロックがホールド期間に

変換と誤差増幅を行っている間、後段のサブ

回路はサンプル動作を行っており、次の

クロックサ イクルで正確に

倍された信号をビットブロックに出力

する。このように

の演算を行う毎に各ブロックの 動作が正しいタイミングでサンプルホールド動作を行 う必要がある。また、クロックを生成するクロックドラ イバ回路で発生する誤差は各ブロックの動作に影響する ため、あらゆる動作状況やばらつきに対して、各ブロッ クにその影響を与えず、正しいタイミングのクロックが 生成されなければならない。本論分では、ばらつきに依 らないクロックドライバ回路の設計完了を目的とする。

bitblock S/H

Analog

Input sub_S/H

Digital Correction Digital Output

nbit

Latch Latch

Latch

Latch Latch

Latch

Digital Output

˜2

Vin Vout

subDAC subADC

1.5bit(00, 01, 11) Digital Output

MSB LSB

図

サイクリック型

変換器

2.1

サイクリック型

変換器の構成

ȳȏȨ

ߓྤѱȑ

ɂɉɔɂɌɏɃɋ

ߓྤѱȒ

ɓɕɂȳȏȨ

ߓྤѱȑ ɓɁɍɐɌɅ

ɃɋȑȐ ɈɏɌɄ ɃɋȒȐ ɃɋȑȐɄ

ɓɁɍɐɌɅ Ƀɋȑȑ ɈɏɌɄ

ɃɋȒȑ ɃɋȒȒ

ɓɁɍɐɌɅ ɃɋȑȒ ɈɏɌɄ

ɃɋȒȒ ɃɋȒȑ

ɃɋɓɈ

ɃɋɓɈȏ

図

クロックドライバ回路

図

に各ブロックに必要なクロックを示す。サイクリッ

ク部の各ブロックではそれぞれサンプルモード、ホール ドモード動作があるため、ビットブロック及びサブ

回路に必要なクロック数は合計で

つ必要である。ま た、サイクリック部を必要精度分ループ動作させてい る場合、S/H 回路からの出力を遮断する必要があるた め、S/H 回路とサイクリック部間にスイッチを付加し た。このスイッチは

ビット出力後、新しいデータを サイクリック部に入力する際にのみオンする必要があ るため、クロック

は

クロック毎に立ち上がる必 要がある。また、S/H においても同様にサンプルモー ドとホールドモードのクロックが必要であるが、サイク リック部への出力は

クロック毎のみであるため、ク ロック

と同様に

クロック毎に動作する。

2.2

クロックドライバ回路

(14⫶X$઎⧊)

buf_p buf_n

ҳ

ҳ

ɎɏɖȿɄɅɌɁə

nonoverlap1

ck11r ck12r (nand)

(nand) (nov_delay) (nov_delay)

(nov_delay_Vshort)

(nov_delay_short)

(inv1) (inv1) (inv1)

(inv1) (inv1)

ck2root2

ck1root2 out3

out2

buf_p

ck11 ck11/

ck12 ck12/

nov_delay_vshortnov_delay_vshort buf_n

nov_delay_vshortnov_delay_vshort buf_p

buf_n

(nov_delay_Vshort)

nonoverlap2

ck22root ck21root (nand)

(nand) (nov_delay_Vshort) (nov_delay_Vshort)

(nov_delay)

(inv1) (inv1) (inv1)

(inv1) ck21root

ck22root out3

out2 ck21

ck21/

buf_p

ck22 ck22/

cksh cksh/

nov_delay_long

nov_delay_long nov_delay_vshort

buf_n

nov_delay_vshort buf_p

buf_n

nonoverlap2

jkin jkin/

buf_p

buf_n

ckin

図

クロックドライバ回路

(nov_delay_long2)

(nand3)

(nonoverlap2) ck10rr ck20rr ck10root inv2

(14ㅴࠞ࠙ࡦ࠲࿁〝)

ψ

ψ

buf_p

ck10 ck10d

ck10d/

ck10/

buf_p

buf_n

ck20/

ck20/

buf_p

buf_n ᄖઃߌ࠺ࠖ࡟ࠗ

buf_p

buf_p buf_n

ᄖઃߌ࠺ࠖ࡟ࠗ

GUFKP

GUFKP EMT

EMT

ᬌ಴࿁〝

図

生成回路

 図

にクロックドライバ回路を示す。クロ ックドライバ回路は

つのブロックが並列になってお り、基準クロック

が各々のブロックに入力される ことになる。入力された基準クロックはそれぞれ、図

の

及び

回路に入力される。

nonoverlap1

と

で生成されるクロックのノ ンオーバーラップ期間に差をつけることで、各クロック 波形を生成する。その際、各

回路で起きる 遅延時間が異なるため、ディレイを通過させることでク ロックタイミングの微調整が行われる。最終段にはバッ ファがあり、CMOS スイッチの

と

のク ロックに分断されて出力される。cksh クロックは上述 と同様に設計しているが、14 回に

回立ち上がるのみ

であるため、14 進カウンタ回路を加えて実現している。

S/H

回路のクロックも

と同様に、14 回に

回立ち 上がるのみであるため、cksh で用いた

進カウンタ回 路を通過後、nonoverlap2 を経て

回路のクロック を生成する。しかし、この方法では

回

回 路を通過してしまい、生成するクロックのタイミングが ビットブロックのそれと大きくずれてしまう。今回は図

に示すようにクロックタイミングを検出する回路を設 計し、チップ外部で任意のディレイを繋ぎタイミングを 合わせる手法を取る。

3

試作回路の評価

/േ૞ /േ૞ /േ૞

図

波形

A/D

変換器の出力を

で変換し、FFT を行った。

図

は入力周波数

ル

において、動作周波数を変化させた時 のそれぞれの波形である。図

より、50MHz において

が

動作周波数に応じて、ノイズフロア付近 の高調波が変化しており、クロックに依存して特性が現 れていると考えられる。

3.1

クロックタイミングのずれによる劣化

150n 150n

150.5n 150.5n

151n 151n

151.5n 151.5n

152n 152n

152.5n 152.5n

153n 153n

153.5n 153.5n

sec 0

0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8

volt

0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8

volt

ck21 ck22 ck11 ck12

ck21 ck22 ck11 ck12

ȋ ȍ

ȋ Vout ȍ Ȕɐ ɓɗȕȈɃɋȒȑȉ

ɓɗȓȈɃɋȒȑȉ

ɓɗȒȈɃɋȑȑȉ ɓɗȑȿȒȈɃɋȒȑȉ

ɓɗȓȿȒȈɃɋȒȒȉ

ɓɗȕȿȒȈɃɋȒȒȉ ɓɗȒȿȒȈɃɋȑȒȉ ɆɂɓɗȈɃɋɓɈȏȉ

ɓɗȔȿȒȈɃɋȑȒȉ

ȋ ȍ

ȋ Vout ȍ Ȕɐ

ɓɗȔȿȒȈɃɋȑȒȉ ɓɗȕȈɃɋȒȑȉ

ɓɗȓȈɃɋȒȑȉ

ɓɗȒȈɃɋȑȑȉ

ɓɗȑȿȒȈɃɋȒȑȉ

ɓɗȓȿȒȈɃɋȒȒȉ

ɓɗȕȿȒȈɃɋȒȒȉ ɓɗȒȿȒȈɃɋȑȒȉ ɆɂɓɗȈɃɋɓɈȏȉ

Ѷ

Ѷ ɈɏɌɄ ɓɁɍɐɌɅ

(&ųܴࠡءೊ࿻ųŇƐ:П.PПő ᴛᰲŞƐЖ

図

クロックタイミングの変化

0 0

200k 200k

400k 400k

600k 600k

800k 800k

1M 1M

1.2M 1.2M

1.4M 1.4M

1.6M 1.6M

Hz

dB

-100 -8 0 -6 0 -40 -2 0 0

図

クロックタイミングが変化した場合の動作

基準クロックが

波であることを考えると、イン

バータの

と

の閾値電圧

は異

なるため、デューティ比が

％でない矩形波が生成さ

れる。この現象は基準クロック周波数が低周波であれば

顕著になる。加えて、図

の入力部に注目すると、ク

ロックドライバ回路の入力部のインバータの段数が異 なる。これは、nonoverlap1 と

で生成され るクロックタイミングを合わせるためのものである。し かし基準クロックが

波の場合、インバータの段数が 異なることで各ブロックでの

点での矩形波の立ち上 がり時間が異なる。そのため各

回路で生成 されたクロックはその分だけパルス幅に影響が出てし まう。基準クロックを

波で動作周波数を変化させた 時のクロック波形を図

に示す。図よりサンプルモード で必要な

種類のクロックのタイミングが入れ替わって いることが分かる。クロックタイミングが入れ替わった 場合、スイッチから入力依存性のあるフィードスルーが キャパシタに蓄えられてしまい、精度が大きく劣化する と考えられる。(図

右)。この時の

波形を図

に 示す。A/D の特性が大きく劣化していることが分かる。

以上の

点より、クロックドライバ回路は基準クロック が

波においてもデューティ比が変化することなく動 作し、生成されるクロックが常に同期するように補正す る必要がある。

3.2

クロックの遷移点のずれによる特性劣化

0 0.2 0.6 1 1.4 1.8

voltvoltvolt

201.7n 201.8n 201.9n 202n 202.1n 202.2n 202.3n 202.4n

0 0.2

0.2 0.6 1

1 1.4 1.8

201.8n 202n 202.2n 202.4n 202.6n 202.8n 203n 203.2n

0 0.6 1.4 1.8

201.6n 201.7n 201.8n 201.9n 202n 202.1n 202.2n 202.3n

sec sec sec

Tipical

Slow

Fast

ck11 ck11/

ck11 ck11/

ck11 ck11/

ȢȀ⸐פԄőƐ

ȡȀ⸐פԄőƐ bit1sw6

bit1sw1

bit1sw4

bit1sw4 ȢȀ

bit1sw6 bit1sw1 pmos,nmosȈ:ᵿ߰ȉ

ᩍȡų⸐ૂŰ࿈ŝŤ :П.PПőጪޯŚƑƐ

図

素子ばらつきによる遷移点の変化と回路動作

0 0

200k 200k

400k 400k

600k 600k

800k 800k

1M 1M

1.2M 1.2M

1.4M 1.4M

1.6M 1.6M

hertz(Hz) -120

-100 -8 0 -6 0 -4 0 -2 0 0

dBm ㆫ⒖ὐߕࠇ᦭

F$ ㆫ⒖ὐߕࠇή

図

遷移点に変化による特性への影響 図

に

を ±

のプロセスばらつきを持たせた 時の生成されるビットブロックのサンプルモードのクロッ ク

と

構成であるため、生成するクロックは

に対して反 転した

Fast(Vth-10%)

の波形である。波形より、Tipical に比 べて

でのクロック波形の遷移点は

程ず れていることが分かる。図

にビットブロックのサンプ ル時の回路動作を示す。

がオフしようとする際、

フィードスルーが発生し

に電荷がチャージされ

ていく。電荷がチャージされた際、C の両端の電荷量が 同じになるように電荷がチャージされるが、bit1sw1 に はスイッチのオン抵抗が存在するため、電圧降下が起き 瞬間的に

点の電圧が変化する。そのため

点の電位 も同様に変化する。結果、sw4 からは

点の電圧に応 じたフィードスルーが放出される。ここで同様の現象を

側に当てはめて考えると、入力電圧は差動であるの で入力電圧が

側と異なるため、N 側の

のオ ン抵抗が

側のそれとは異なる。よって

点での電位 の変化も

側と異なり

点の電位も同様に異なる。そ のため

側と

側で放出されるフィードスルーが異な り、キャパシタに蓄えられる電荷量が異なるため差動の 誤差として現れる。ここで

と

れた場合を考える。ck11 と

合、NMOS と

で放出される電荷量の差が大きく なる。そのため

側と

側に蓄えられる電荷量は上述 した誤差に加えられることになる。SS の時の波形を理 想クロックで再現し、FFT したものを図

に示す。図

より精度が劣化していることがわかる。

4

クロックドライバ回路の設計

4.1

バッファ

ɉɎɖȓ ɉɎɖȓ ɉɎɖȑȓ

ɉɎɖȓȿȖ

ɉɎɖȔȗ

ɃɌɋ

ɃɌɋȏ ɉɎɖȑȓ

ɉɎɖȑȓ ɉɎɖȑȓ ɉɎɖȔȗ ɉɎ

ɉɎɖȓ ɉɎɖȓ ɉɎɖȑȓ

ɉɎɖȓȿȖ

ɉɎɖȔȗ

ɃɌɋ

ɃɌɋȏ ɉɎɖȑȓ ɉɎɖȔȗ

ɉɎ

ɂɕɆɐ

ɂɕɆɎ

߰઎⠂׳Ꮶų5(: ጥਂྙų5(:

図

バッファの構成

まず遷移点のずれを考える。図

にバッファの構成 を示す。CMOS スイッチを動作させるため、出力クロッ ク

に対して反転したクロック

め、出力バッファのインバータの段数が

と

なる。clk と

ファの寸法を調節し遷移点を合わせていたが、これら はばらつきの影響を受けることで変動しやすい

左)。そこで図

右の

に示すように、最終段に 互いに行き交うインバータを接続した。これにより、互 いの出力部に電流を流すことで矩形波のなまりを抑え、

遷移点のずれを低減できる。

4.2

クロックドライバ部

図

に改善したクロックドライバ回路を示す。まず、

入力部のインバータの段数によるクロック波形への影

響を無くすために、入力段に同様の数のインバータを繋

いだ。また、ノンオーバーラップ回路への入力は、正転

した矩形波と反転した矩形波が必要である。前回試作で

は反転側の入力のみにインバータを用いたが、その分

遅延が発生し生成される波形に影響があった。そこで、

cksh(cksh/) ㅴࠞ࠙ࡦ࠲

buffer

clk/

clk

buf_AD ck21(ck21/)

ck22(ck22/) ck12(ck12/)

ck11(ck11/)

inv1delay8 inv1delay2 inv1delay8

inv1delay4

inv1delay4

inv1delay6 buffer

inv3_6 inv3_6inv13

inv13 VDD VDD

VDD

VDD inv3

buffer

buf_AD

buf_AD

buf_AD

B C D E

A

図

改善したクロックドライバ回路

上述した出力バッファと同じ構成の同期型バッファを入 力段に接続した。これによりノンオーバーラップへの

つの入力矩形波は同期することができる。

 前回試作では後段のディレイ素子を、求める遅延時 間に応じていくつかの種類のディレイを接続していた。

しかし、素子ばらつきの影響によりディレイ素子のドラ イブ能力がばらついてしまい、遅延時間に影響が現れ てしまった。そこで、各区間

にお いて使用する全ての素子を同じものを用いて構成した。

これにより、各ノードの寄生容量を同じにし、各ブロッ ク間での素子のドライブ能力をそろえることで、ばら つきの影響を抑えた。例えば、区間

において、cksh には

回路が必要不可欠である。そこで、各ブロッ クでの区間

に同様の素子の

を接続することで、

各ノードの寄生容量をそろえ、同期することができる。

4.3

サイクリック型

変換器の構成の改善

ȳȏȨ

ߓྤѱȑ ɂɉɔɂɌɏɃɋ

ߓྤѱȒ ᴛᰲŞƐ⠶๡ȀȒ˿ȶ ᴛᰲŞƐ⠶๡˿ȶ

˿ȶ ˿ȓȶ ˿Ȕȶ

ɓɕɂȳȏȨ

ߓྤѱȑ ᴛᰲŞƐ⠶๡˿ȶ

˿ȶ ˿ȓȶ

⠶๡ųἕƇƏᎃҧ˿ȶҤȒ˿ȶҤ˿ȶҤȒ˿ȶООО

ɂɉɔɂɌɏɃɋ

ߓྤѱȒ ᴛᰲŞƐ⠶๡ȀȒ˿ȶ

ɓɕɂȳȏȨ݋ȳȏȨ઎⧊

ߓྤѱȑ ᴛᰲŞƐ⠶๡˿ȶ

⠶๡ųἕƇƏᎃҧ˿ȶҤȒ˿ȶҤ˿ȶҤȒ˿ȶООО

⠂׳ŜŤ O(૭ȡȏȤ௅ኄ੗ųᙩᅗ

ᎀŜʼn O(૭ȡȏȤ௅ኄ੗ųᙩᅗ

図

サイクリック型

変換器の構成の比較 サイクリック型

変換器には初段に

回路を通 過し、その後ビットブロック回路とサブ

回路をルー プする動作をする。ここで、サブ

回路と

回路 は同じ構成であり、役割も同じであることに注目すると、

S/H

回路とサブ

回路は兼用することが可能である と考えられる。図

に試作したサイクリック型

変 換器と新しいサイクリック型

変換器の構成を示す。

試作したサイクリック型

変換器において、S/H 回 路で発生する誤差を Δ

とする。サブ

回路と

回路は同様の構成であるため、発生する誤差も同様に Δ

である。またビットブロックの基本的な構成は

回路と同じであるが、利得が

倍であることから、発生 する誤差は

Δ

である。これより、誤差の積もり方を 計算すると、Δ

Δ

Δ

Δ

となる。これはサブ

回路と

回路を兼用したも のと同じである。これにより、精度に影響を与えること なく、サイクリック型

変換器の面積を縮小できる 上、クロック数を低減することが可能である。即ち、試 作した時のサイクリック

変換器の

回路のク ロック

が不要となる。

5

シミュレーション

0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8

volt volt

1.3812u1.3813u 1.3814u 1.3815u 1.3816u 1.3817u 1.3818u 1.3819u 1.382u

0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8

1.3016u 1.3017u 1.3018u 1.3019u 1.302u 1.3021u 1.3022u

sec sec

50MHz10MHz

Ƀɋȑȑ ɃɋȒȒ ɃɋɓɈ ɃɋȒȒ ɃɋȒȑ

Ƀɋȑȑ ɃɋȒȒ ɃɋɓɈ ɃɋȒȒ ɃɋȒȑ

0 0.4 0.6 0.81 1.2 1.4 1.61.8

541.3n 541.4n 541.5n 541.6n 541.7n 541.8n 541.9n

0 0.4 0.6 0.81 1.2 1.4 1.61.8

541.1n 541.2n 541.3n 541.4n 541.5n

0 0.4 0.6 0.81 1.2 1.4 1.61.8

voltvoltvolt

541.6n 541.7n 541.8n 541.9n 542n 542.1n 542.2n 542.3n

sec sec sec

Ƀɋȑȑ ɃɋȒȒ ɃɋɓɈ ɃɋȒȒ ɃɋȒȑ Ƀɋȑȑ ɃɋȒȒ ɃɋɓɈ ɃɋȒȒ ɃɋȒȑ Ƀɋȑȑ ɃɋȒȒ ɃɋɓɈ ɃɋȒȒ ɃɋȒȑ

TipicalSlowFast

ࡗ׳३ᠥፎƗ௅ࢆŚŠŤୋळ ⃦ೂŵƎũŒőŇƐୋळ

図

改善後のクロック波形

図

に生成されたクロック波形を示す。図の左は動 作周波数を

と

で動作させたときのもの である。いずれの動作周波数においても、クロックタイ ミングが入れ替わることなく生成されており、全く同じ タイミングで動作できている事が分かる。また図の右 は素子ばらつきを持たせた時のものである。同様に、全 ての場合で正しいクロックタイミングが得られている。

また

スイッチの

と

のクロックの 遷移点が素子ばらつきにおいても一定であることが分 かる。

6

結論

本研究では、サイクリック型

変換器のクロック ドライバ回路の設計について述べた。クロックによる特 性劣化の原因を特定し、クロックドライバ回路の各ブ ロックを改善した。結果、動作周波数や

ばらつき に影響無く動作することを実現した。今後の課題は、容 量ばらつきを考慮した容量交換手法を適応させること である。

参考文献

[1] A. M. Abo and P. R. Gray, “A 1.5-V, 10-bit, 14.3MS/s CMOS Pipeline Analog-to-Digital Converter,”IEEE J.

Solid-State Circuits, vol. 34, no. 5, pp. 599-606, May 1999.

[2] Behzad Razavi, Design of Analog CMOS Integrated Circuits, McGraw-Hill Companies, Inc., 2001.

[3]

宮原 正也

松澤 昭

スイッチのオン抵抗がパイプライ

ン型

性能に及ぼす影響とセトリング時間最適設計技

術の検討

電子情報通信学会技術研究報告

集積回

路